AD7768用fpga无法将reset拉高，悬空时也是低电平的原因？

我在使用AD7768的时候，使用的是引脚控制模式，其中reset引脚只有皮在接3.3电源时候，dclk和drdy波形才正常，用FPGA无法将reset拉高，悬空时候也是低电平的，想问一下是怎么回事。问一下有AD7768读取数据的verilog代码么，我的代码始终读不对数据，通道号也是错的。