ad9689配置完成后FPGA内部的SYNC无法拉高怎么解决？

如题，ad9689的型号是2.6G，按照文档81页的配置方式将AD9689配置完成，读取0x056f检测AD的PLL锁定，
工作的采样率为2.2G，给AD的输入时钟是2.2G，给FPGA的refclk为275Mhz,glbclk也是275MHZ,线速率为11G，

配置完成后FPGA内部的SYNC无法拉高，查看204B的物理核接收的数据，非常乱，

求教各位大神，出现这种情况是什么原因，有没有那个大神调试中也遇到过这种问题，怎么解决的，谢谢！！！！