i.MX RT1052的FLex通过FLI_ SPI(4-wire) 接口访问FPGA时，如何取消中间的闲置部分？

我使用i.MX RT1052的FLex。 当通过 FLI_ SPI(4-wire) 接口访问 FPGA时, ARM 发送的写数据显示在下图中。 我如何取消中间的闲置部分( 没有时钟) ? 或者如何将这个闲置段设为固定长度 ?
同样,当我使用 IMX 8 时,我使用Flex_ SPI 读和写访问 FPGA时,所释放的时钟是连续的,且时钟长度与所配置的长度一致。这两个芯片在 Flex_ SPI 中。 在使用 SPI 时,我需要注意任何差异吗 ?