大型项目中有专门的验证同事，这种专业的验证有专门的验证方法学，目前SystermVerilog 越来越成为主流的验证语言。本文不涉及 SystermVerilog 这种专业的验证语言，本人目的是为了让大家能够搭建简单的 UT 单元测试环境。Verilog 也有适用于
仿真的代码，这些代码是不可以综合的。可以使用Verilog 来搭建基本的单元测试环境。本问介绍了如何编写测试验证程序(test bench)。测试验证程序用于测试和验证设计的正确性。Verilog HDL 提供强有力的结构来说明测试验证程序。
