AXI内部存储器接口的功能

该接口符合以下时序准则：
·AXI输入必须在CLK上升沿之前30%的周期内有效，输出必须在CLK上升沿后20%的周期内有效。
·通过使用用于TSMC CL013G工艺的Artisan SAGE HS库的慢-慢工艺点对块进行合成，以200 MHz的目标速度确认时序特性。
接口存储器端口上的信号符合RAM编译器为TSMC CL013G工艺技术生产的单端口同步存储器组件所要求的时序要求