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E203在FPGA上采用的是testmode信号,但是有些控制信号就没法用了是为什么?
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FPGA
上实现的是测试模式,该模式默认一些信号是执行的,但是这样就把一些控制信号、使能信号给屏蔽了。
如图:
该时钟信号在内核,如果不是测试模式,还需要来自控制的使能信号才能正确输出。因此猜测FPGA上的实现和最终ASIC实现是否有很大的不同?
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