为什么我fpga的io口输出速率只能做到8mhz呢？

GC为全局时钟脚，属于全局时钟资源，不同的芯片不同的封装其数目可能不同;
CC为局部(Region)时钟角，与GC不同，CC只能为所在的Bank及/或相邻的Bank提供时钟输入;
与普通IO的区别，在同步数字电路中，一种理想的情况是，各个触发器的时钟具有相同的相位(Skew)，最小的倾角(Slew)(近矩形)，而全局时钟资源正是为了这个目的而存在的，时钟由GC脚进入FPGA，由BUFG缓冲，经专门的时钟布线资料，以最小的时延差(Skew)/抖动(Jitter)到达FPGA上各Bank中供各种时序电路使用;
普通IO脚也可以引时钟信号，然后绕到BUFG，驱动片上其他时序电路，但由于普通IO与BUFG间是普通布线资源且绕线，不能保证抖动/倾斜;
CC脚使用的一个注意事项，不能用作LVDS等差分输出;(用作差分输入是可以的)

从硬件角度分析，你的IO管脚需要添加RC器件来提高输出速率。
如果只有8MHz的工作频率，检查输入时钟或者时钟分配参数是否正确。