您好，
在
LPC4370 数据表中，第 7.23.3 节，第 81 页，声明“所有分支时钟都是两个时钟控制单元 (CCU) 之一的输出，并且可以独立控制。来自同一基本时钟的分支时钟是同步的在频率和相位上。”
这是有道理的。我的问题是关于时钟生成和分配的上游步骤中的相位同步性。
假设振荡器在所有 PLL 之间共享。
问题：
1) 假设频率是彼此的倍数，PLL 输出是否同相？（我假设没有保证，但谁知道呢。）
2) 基本时钟的相位在通过分频器布线时会受到影响吗？例如。PLL0 -> DIVA(4) -> DIVE(200)->CLKOUT。CLKOUT 和 PLL0 是否同相？
2a) 如果我们有两个时钟怎么办？
PLL0 -> DIVA(4) -> DIVE(200)->CLKOUT
PLL0 -> DIVA(4) -> BASE_M4_CLK
BASE_M4_CLK 和 CLKOUT 是否同相？
