如何实现电阻在时序设计中的妙用呢？
举个例子：
一个设计要求
FPGA芯片兼容的支持两个厂家的存储器，但是经过时序分析发现，这两个厂家的存储器虽然引脚的的定义完全相同，但是它们的时序参数却略有差异。经过精确时序计算后，B厂家存储器件的时钟信号要比A厂家的长600MIL（MIL是长度单位，米尔，1MIL=0.0254MM）。
下面具体分析一下时序的设计。
在平时，大家在同一个设计（即是同一份原理图和
PCB）中要同时兼容两个厂家的器件，是
电路设计中常见的需求，在这个时候，0欧电阻就起到了极好的搭建作用。
当设计中采用A厂家存储器的时候，将R1假如物料清单中，而R2和R3不入物料清单；当采用B厂家存储器的时候，R2和R3加入物料清单，而R1不入物料清单。
PCB设计的时候要注意几个事项：
第一，R2需要紧紧靠近R1的左边引脚放置，R3需要紧紧的靠近R1的右边引脚放置，这样的目的是减少在时钟信号线上可能出现的分叉（stub）；
第二，R2和R3之间的走线长度为600MIL，以满足B厂家存储器的时序要求。
另外，如果信号速率极其高的话，短小的分叉将会对信号完整性产生很大的影响，因此，当设计不允许信号线上存在分歧时，可以采用下图所示的PCB布局设计。
在PCB上，将R2和R3各自的一个引脚焊盘与R1的两个引脚焊盘分别重合，R2和R3的另一个引脚通过600MIL走线连接，从而可以完全避免在R1与R2、R3之间存在的分叉。当采用这种方式的时候，PCB上将会出现设计规则检查（DRC）错误，可以将这个错误忽略，并且要告知产品工程师。
原作者：鑫鑫鑫领域
