如何在FPGA的引脚接入高电平信号\'1‘？

是的，最好采用上拉至逻辑高电平的方式。

谢谢你回答啊，不过我追问下：
是接到IOBANK的3.3V输入引脚上好，还是接到板子的其他供电处，比如5V的电源电压分压？
主要是我有个疑问是这样的：3.3V表示逻辑’1‘的话，那我加了上拉电阻的话不就分压了，特别是阻值过大的话，比如引脚处的电压连2V都不到的话，那我还有逻辑’1‘吗？
我想知道为什么不能直接把我这个备用引脚接到3.3V的引脚上去？

接IOBANK为宜

建议你好好看看管脚配置为输入时的等效电路，作输入时阻抗比你的上拉高得多。当然我相信你也不会放个上兆的“上拉电阻”吧。

如果你方便焊接上拉的话可以焊接一个上拉电阻，如果动烙铁麻烦的话，你可以在管脚约束里把该管脚设置成内部上拉，这样你也可以实现一直是高电平的输入了……我建议你用第二种方法，不用动烙铁，只改软件方便…