使用 SerDes 协议 F236 时，我们希望使用 SG2 作为 1000BaseKX。根据参考手册的表 19-1，SerDes bank 1 的所有通道都映射到 PLL1。在这种情况下，PCIe4 支持 Gen3，PCIe1、2 和 3 也都映射到 PLL1。
根据 19.4.2 SerDesxPLLnCR0 部分，DLYDIV_SEL 必须设置为 01 以启用 FRATE_SEL/16。输入 PLL1 参考时钟设置为 100MHz。
问题是
- 由于更改DLYDIV_SEL 是重新配置PLL，是否必须遵循19.6.4.3 中定义的PLL 复位和重新配置流程？
- 在更改 PLL1 的 DLYDIV_SEL 之前，必须禁用“连接”到 PLL1 的所有 PCIe 控制器吗？
- 更改此设置是否会影响该 PLL1 上的 PCIe 接口在遵循该过程后的操作？
