1,创建工程
打开Vivado软件,点击新建工程。根据向导创建工程,以下以Xilin 7020开发板为例,进行介绍。
注意:I,设置工程的名称,在这个步骤中可以勾选“Create project subdirectory”,将会在选在的路径下创建一个以工程名命名的子文件夹,然后在文件夹中放置工程文件。
II,工程类型选择“RTL Project”。创建中先不添加源文件。
III,“Part”选项的选择。如图所示。
2,创建Verilog HDL文件
点击“PROJECT MANAGER”-> "Add Sources"->"Add or create design sources"。
3,编写Verilog程序
编写思路,利用计数器,计数1s,然后改变led的状态。
计数器程序:
reg [31: 0] count;
always @(posedge sys_clk or desedge rst_n)
begin
if(!rst_n)
count <= 32'd0;
else if(count == 32'd49_999_999)
count <= 32'd0;
elsel
count <= count + 32'd1;
end
4, 添加管脚约束
点击“RTL ANALYSIS”->"Open Elaborated Design"。然后在菜单中选择“Window”->"I/O Ports"。
管脚约束好后可以打开“.xdc”查看管脚约束文件。也可直接通过编写管脚约束文件直接进行管脚约束。
语法如下:
管脚约束如下:
set_property PACKAGE_PIN "引脚编号" [get_ports “端口名称”]
电平信号的约束如下:
set_property IOSTANDARD "电平标准" [get_ports “端口名称”]
5, 添加时序约束
点击“Run Synthesis”开始综合。综合完成后点击“Constraints Wizard”开始添加时序约束。
添加完成后会在“.xdc”文件中增加时序约束语句。
6,生成bit文件
点击“Generate Bitstream”,生成bit文件。
如果没有错误,可以进行下一步。
7,Vivado 仿真
仿真配置,点击“SIMULATION”下的“Simulation Settongs”进行仿真配置。
添加激励测试文件,点击点击“PROJECT MANAGER”-> "Add Sources"->"Add or create simulation sources"。
编写测试文件
1,测试文件的模块名称,注意无输入输出,并且以分号结束。如:
module led;
2,测试文件中需要将被测模块进行实例化。
3,激励设计
// initial 顺序执行,只执行一次
initial
begin
end
//always 顺序执行,敏感量列表触发,敏感量列表可以省略。
always #10 sys_clk = ~sys_clk;
8,下载
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