第一阶段：
典型的10:1高阻无源探头，keysight说下图是多数的标准高阻无源探头的结构。
对这个网络我觉得没有太大感觉，不过有兴趣可以去推一下它的传递函数，对probe calibra
tion会有更深的理解，
Rigol给出的补偿原理，是简单的把Ctip当做Ccomp，推导出如果想要在带内幅频响应flatness，只要调整Ctip，使得这个网络表现出纯电阻10:1的分压。
第二阶段：
描述了BNC接口后面，是一个衰减网络（Attenuator），内部是电阻分压，目的是使得进入AMP的信号，在AMP的dynamic range以内。
我猜测，调节示波器Vertical scale的时候，有“咔嗒咔嗒”的声音，这就是继电器在切换不同的分压网络。
这边还有一个DC offset，给信号添加偏置电压。
后面还有一个AMP，这个通常是VGA（Variable gain amp），调整垂直档位的时候，这个VGA可能也会动（猜测，因为调verical scale并不是每调一下，继电器都有声音，衰减网络和VGA联动的）。
VGA有程控的，压控的，比如留一个I2C接口，配置reg达到不同的增益。
第三阶段：
信号要到达ADC，采集。
这边有一个8bit的ADC量化位数，通常要求调整vertical scale 使得ADC打满量程，才能获得垂直方向较高的信噪比。
下面有一个 trigger
电路，其实是有模拟和数字之分，如果想要协议触发，码型触发，矮脉冲等，这个电路是做在
FPGA内部的，纯数字的。
上图是一个模拟的，后面只跟了比较器，我们调整的trigger 电平，实际上就是这个比较器的N端，调整旋钮-》DAC工作输出不同电压-》比较器N端电压变化。
第四阶段：
据说是每个产OSC厂商的核心技术了，从数据采集，存储，显示，这一套流程比较难，像没有在示波器厂商工作过的人，也无法探知一二。
很多大厂都是有自己自研的ASIC，专门做这一部分，以获取更快的示波器响应速度和高的刷新率。
低端的示波器需要CPU参与这些显示的处理，体验上来说，就是示波器卡顿，采的深调一下按钮，就必须等很久波形才能动。
原作者：沈土豪 沈土豪的书屋
