【开源硬件系列05期】HDLgen——IC设计自动化利器（文中含回放+课件）

直播回放： https://t.elecfans.com/live/2295.html

直播课件：【开源硬件05期】HDLGen_工具介绍.pdf

直播简介：

HDLGen是一个HDL生成工具，支持在Verilog里内嵌Perl或Python script来帮助快速、高效地生成期望的设计，支持Perl或者Python的所有数据结构和语法，有若干内嵌函数来提高效率，也支持Perl的扩展API(Python API扩展目前还不支持)，通过内嵌script和API来减少手动工作、提高开发效率和降低出错几率。 本工具支持自动instance,自动信号生成(instance & logic)，自定义电路(模块生成)。 本工具可以实现EMACS veirlog-mode的所有功能，另外再支持正则表达式、IPXACT、XML、interface、JSON、Hash等输入，并且使用方法和感觉是写HDL而不是HLS或者DSL,无论从功能还是上手容易度都比商业的SOC集成工具更高效、快捷。

本期亮点：

① 提出不同于DSL的HDL工具，解决IC工程师痛点，提高设计和集成效率；

② 无缝兼容现有流程、无需学习新语言；

本期大纲：

① HDLGen总体介绍

② HDLGen各内嵌函数介绍

③ 样例演示

④ Q&A环节

直播嘉宾

Wilson Chen 某IC大厂SOC设计总监

从事GPU和SOC项目22年多，一线研发工作包括设计、验证，和实现；对GPU内核和chip top，Mobile和车载SOC，云端HPC和AI加速芯片的架构和实现有深入理解；10多年的带队和技术管理经验，良好的团队合作和发展以及全球沟通能力；新技术好奇者和爱好者！

特邀主持：华南理工大学计算机学院副教授，CCF会员 赖晓铮

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