典型
电路的模板1 模板代码1.1 输出时序逻辑的模板代码1.1.1 异步复位的时序电路（用的最多）1.1.2 同步复位的时序电路1.2 输出组合逻辑的模板代码1.3 输出整个模块部分代码1.4 输出测试文件的模板代码2 典型电路的Verilog代码2.1 自加一电路add_1（如：n++）3 典型例题与答案3.1 例题13.2 例题21 模板代码1.1 输出时序逻辑的模板代码1.1.1 异步复位的时序电路（用的最多） always@(posedge clk or negedge rst_n)begi
