一、引言
ASIC即（Application Specific Integrated Circuit）专用集成电路。
IC设计可以分为两个部分：前端设计（逻辑设计）和后端设计（物理设计），这两个部分并没有统一严格的界限，凡涉及到工艺相关的设计可以称为后端设计。
二、前端设计流程
1.规格制定
芯片规格也像功能列表一样，是客户向芯片公司提出的设计要求，包括芯片需要达到的具体功能和性能方面的要求。
2.详细设计
根据客户提出的规格要求，拿出设计解决方案和具体时间架构，划分模块功能。
3.HDL编码
使用硬件描述语言（VHDL，Verilog HDL）。
4.仿真验证
工具：Mentor公司的Modelsim，Synopsys的VCS，还有Cadence的NC-Verilog均可以对RTL级代码进行验证。
5.逻辑综合
逻辑综合就是把设计实现的HDL代码翻译成门级网表netlist。综合需要设定约束条件，就是你希望综合出来的电路在面积、时序等目标参数上达到的标准。逻辑综合需要基于特定的综合库，不同的库中，门电路基本标准单元的面积，时序参数是不一样的。
6.STA（静态时序分析）state timing analysis
从时序上对电路进行验证，检查电路是否存在建立时间（setup time）和保持时间（hold time）的违例。
工具：Synopsys的prime time。
7.形式验证
从功能上对综合后的网表进行验证。常用的等价性检查方法，以功能验证后的HDL设计为参考，对比综合后的网表功能，他们是否在功能上存在等价性。
工具：Synopsys的Formality。
三、后端设计流程
1.DFT（可测性设计）Design For Test
常用方法：在设计中插入扫描链，将非扫描单元（如寄存器）变为扫面单元。
工具：Synopsys的DFT Compiler。
2.布局规划（FloorPlan）
主要是标准单元、I/OPad和宏单元的布局。I/O Pad预先给出了位置，而宏单元则根据时序要求进行摆放，标准单元则是给出了一定的区域由工具自动摆放。布局规划后，芯片的大小，Core的面积，Row的形式，电源及地线的Ring和Strip都确定下来了。如果必要在自动放置标准单元和宏单元之后，你可以先做一次PNA（power network analysis）。
3.CTS（时钟树的综合）Clock Tree Sythesis
芯片中的时钟网络要驱动电路中的所有时序单元，所以时钟源端门单元负载很多，其负载延时很大并且不平衡，需要插入缓冲器减小负载和平衡延时。时钟网络及其上的缓冲器构成了时钟树。一般要反复几次才能做出一个比较理想的时钟树。
4.布线（pian route）
布线是指在满足工艺规则和布线层数限制、线宽、线间距限制和各线网可靠绝缘的电性能约束的条件下，根据电路的连接关系将各单元和i/o相互连线连接起来。
5.DRC和LVS
DRC是对芯片版图中的各层物理图形进行设计规则检查（空间和宽度），它包括天线效应的检查，以确保芯片的正常流片。
LVS是主要将版图和电路网表进行比较，来保证流片出来的版图电路和实际需要的电路保持一致。
工具：Synopsy hercules / mentor calibre / CDN Dracula进行的Astroalso ，include LVS /DRC check commands。
6.流片（tapeout）
把GDS II文件交给Foundry工厂掩膜制造。
一、引言
ASIC即（Application Specific Integrated Circuit）专用集成电路。
IC设计可以分为两个部分：前端设计（逻辑设计）和后端设计（物理设计），这两个部分并没有统一严格的界限，凡涉及到工艺相关的设计可以称为后端设计。
二、前端设计流程
1.规格制定
芯片规格也像功能列表一样，是客户向芯片公司提出的设计要求，包括芯片需要达到的具体功能和性能方面的要求。
2.详细设计
根据客户提出的规格要求，拿出设计解决方案和具体时间架构，划分模块功能。
3.HDL编码
使用硬件描述语言（VHDL，Verilog HDL）。
4.仿真验证
工具：Mentor公司的Modelsim，Synopsys的VCS，还有Cadence的NC-Verilog均可以对RTL级代码进行验证。
5.逻辑综合
逻辑综合就是把设计实现的HDL代码翻译成门级网表netlist。综合需要设定约束条件，就是你希望综合出来的电路在面积、时序等目标参数上达到的标准。逻辑综合需要基于特定的综合库，不同的库中，门电路基本标准单元的面积，时序参数是不一样的。
6.STA（静态时序分析）state timing analysis
从时序上对电路进行验证，检查电路是否存在建立时间（setup time）和保持时间（hold time）的违例。
工具：Synopsys的prime time。
7.形式验证
从功能上对综合后的网表进行验证。常用的等价性检查方法，以功能验证后的HDL设计为参考，对比综合后的网表功能，他们是否在功能上存在等价性。
工具：Synopsys的Formality。
三、后端设计流程
1.DFT（可测性设计）Design For Test
常用方法：在设计中插入扫描链，将非扫描单元（如寄存器）变为扫面单元。
工具：Synopsys的DFT Compiler。
2.布局规划（FloorPlan）
主要是标准单元、I/OPad和宏单元的布局。I/O Pad预先给出了位置，而宏单元则根据时序要求进行摆放，标准单元则是给出了一定的区域由工具自动摆放。布局规划后，芯片的大小，Core的面积，Row的形式，电源及地线的Ring和Strip都确定下来了。如果必要在自动放置标准单元和宏单元之后，你可以先做一次PNA（power network analysis）。
3.CTS（时钟树的综合）Clock Tree Sythesis
芯片中的时钟网络要驱动电路中的所有时序单元，所以时钟源端门单元负载很多，其负载延时很大并且不平衡，需要插入缓冲器减小负载和平衡延时。时钟网络及其上的缓冲器构成了时钟树。一般要反复几次才能做出一个比较理想的时钟树。
4.布线（pian route）
布线是指在满足工艺规则和布线层数限制、线宽、线间距限制和各线网可靠绝缘的电性能约束的条件下，根据电路的连接关系将各单元和i/o相互连线连接起来。
5.DRC和LVS
DRC是对芯片版图中的各层物理图形进行设计规则检查（空间和宽度），它包括天线效应的检查，以确保芯片的正常流片。
LVS是主要将版图和电路网表进行比较，来保证流片出来的版图电路和实际需要的电路保持一致。
工具：Synopsy hercules / mentor calibre / CDN Dracula进行的Astroalso ，include LVS /DRC check commands。
6.流片（tapeout）
把GDS II文件交给Foundry工厂掩膜制造。
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