60_ZYNQ7020开发板_时序逻辑模块 精选资料分享

一、D触发器D触发器在时钟的上升沿或下降沿存储数据，输出与时钟跳变之间输入信号状态相同。top.vmodule top(d,clk,q);input d;input clk;output reg q;always @(posedge clk)begin    q <= d;endendmoduletop_tb.vmodule top_tb(    );    reg d;    reg clk;    wire q;    initial    begin