Analog/RF IC设计
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刘埃生

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在仿真电路中的INL为什么越来越差?有人知道问题大概在哪里吗

做了一个16位的DA,仿真电路如图,用理想斜坡信号经过理想的16位AD得到数字码,这个数字码当作我的DA的输入,采样每1ms一次,Vref=2.5V,一共8m*65536的时间,下面是部分波形图,为什么INL越来越差,漂移了一样,看这趋势,后面会越来越脱离斜坡的波形,有人知道问题大概在哪里吗












像是出现了这种增益误差,但是之前仿真没有这种情况啊,前后电路改动不大,是电路问题还是仿真器设置问题啊?




回帖(1)

王琴

2021-6-24 13:37:22
根本原因就是DAC电路本身的线性度不够好,但是我用在控制系统中,不太关心INL指标,DNL满足要求即可。后面仿真也没发现越偏越远,最大INL在5个LSB,不碍事。
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