如何设计pcb板的高速电路，需要考虑哪些因素？

　　时序配合考虑
　　如今的电子产品大多运行在100 MHz甚至更高的频率，诸如RAM，CPU，FPGA，ASIC以及随机逻辑等，所有这些都是对时序要求很强的器件，如果它们之间时序的配合不符合指定要求，那么就很容易导致系统工作紊乱，因此对高速电路设计应该考虑的第一个问题就应是时序配合问题。
　　时序配合主要体现在：信号的建立时间和保持时间违反标准、最小脉宽不符合要求以及系统中有多相时钟时所造成的相位重叠等。在高速电路设计中，信号的周期一般只有ns级的宽度，此时要保证时钟信号与数据信号之间做到准确的配合已非易事，再加之器件本身或多或少的会存在各种参数的漂移、分散等等，就更难以实现不同时序信号之间的相互配合。针对以上所言，对高速电路的设计首先应考虑设计前的功能仿真验证，从理论上认真分析各个信号所到之处能否满足预期指标。其次是核对时序电路中各器件是否满足自身的时序要求，对所有涉及到的器件都应使用高频测试仪器认真核对、校验器件自身的各个参数。
　　信号完整性考虑
　　任何电路设计之前都应考虑到电路设计完成之后系统中各信号的完整性，即SI（Signal Integrity），也称为信号质量。在高速电路设计中这一点更加重要，如果事先没有加以充分考虑，就很容易造成系统中各信号质量严重受损，或者说信号的完整性很容易就会遭到破坏。下列几种情况即是在对高速电路设计中影响信号完整性的几种表现。
　　1 信号之间的串绕
　　串绕的表现形式可由图2来说明，当一根信号线上有交变的电流通过时，周围就会产生交变的磁场，而处于交变磁场中的导线则会感应出一定的电压信号，这样与之相邻的信号线上就会感应出相关的电压信号，造成2根信号线相互影响，从而导致导线中信号的质量下降。信号线之间串绕的大小主要取决于磁场变化的速率（一般由驱动信号上升和下降沿的变化律来决定）、周围介质的介电特性及布线之间的距离等。
　　2 信号的过冲与下冲
　　影响信号完整性的另一个表现是信号线中出现的过冲与下冲电平信号，这些信号有时远远超过电源电压范围，严重时会造成对器件的损坏。过冲与下冲的来源一般有2方面：走线过长和信号的电平信号转换太快。
　　3 信号延时
　　过多信号的延时会导致电路的时序出错和功能混乱。信号延时一般表现为信号在逻辑电平的高与低门限之间变化时没有及时的跳变，因而电平信号会保持较长时间的恒定，使信号电平转换滞后。信号延时产生的原因是驱动过载或者是走线过长。
　　4 信号振荡
　　信号震荡表现为信号在逻辑电平的高与低门限之间变化时不成单调变化趋势，而是出现来回的震荡。设计电路时如果系统中信号线走线过长、负载过重或信号与信号之间出现串绕都会造成这种现象发生。