基于标准单元的SoC芯片设计流程
硬件设计定义说明（Hardware Design Specification）
硬件设计定义说明描述芯片总体结构、规格参数、模块划分、使用的总线，以及各个模块的详细定义等。
模块设计及IP复用（Module Design & IP Reuse）
对于需要重新设计的模块进行设计；对于可复用的IP核，通常由于总线接口标准不一致需要做一定的修改。
顶层模块集成（Top Level Integration）
顶层模块集成是将各个不同的功能模块，包括新设计的与复用的整合在一起，形成一个完整的设计。通常采用硬件描述语言对电路进行描述，其中需要考虑系统时钟/复位、I/O环等问题。
前仿真（Pre-layout Simulation）
前仿真也叫RTL级仿真。通过HDL仿真器验证电路逻辑功能是否有效。在前仿真时，通常与具体的电路物理实现无关，没有时序信息。
逻辑综合（Logic Synthesis）
逻辑综合是指使用EDA工具把由硬件描述语言设计的电路自动转换成特定工艺下的网表，即从RTL级的HDL描述通过编译与优化产生符合约束条件的门级网表。
版图布局规划（Floorplan）
版图布局规划完成的任务是确定设计中各个模块在版图上的位置，主要包括：
I/O规划，确定I/O的位置，定义电源和接地口的位置；
模块放置，定义各种物理的组、区域或模块，对这些大的宏单元进行放置；
供电设计，设计整个版图的供电网络，基于电压降（IR Drop）和电迁移进行拓扑优化。
功耗分析（Power Analysis）
在设计中的许多步骤都需要对芯片功耗进行分析，从而决定是否需要对设计进行改进。
在版图布局规划后，需要对电源网络进行功耗分析（PNA，Power Network Analysis），确定电源引脚的位置和电源线宽度。
在完成布局布线后，需要对整个版图的布局进行动态功耗分析和静态功耗分析。
除了对版图进行功耗分析以外，还应通过仿真工具快速计算动态功耗，找出主要的功耗模块或单元。
单元布局和优化（Placement & Optimization）
单元布局和优化主要定义每个标准单元的摆放位置并根据摆放的位置进行优化。
静态时序分析（STA，Static Timing Analysis）
STA是一种静态验证方法
通过对提取电路中所有路径上的延迟等信息的分析，计算出信号在时序路径上的延迟，找出违背时序约束的错误，如检查建立时间（Setup Time）和保持时间（Hold Time）是否满足要求。
形式验证（Formal Verification）
形式验证也是一种静态验证方法。
在整个设计流程中会多次引入形式验证用于比较RTL代码之间、门级网表与RTL代码之间，以及门级网表之间在修改之前与修改之后功能的一致性。
可测性电路插入（DFT，Design for Test）
可测性设计是SoC设计中的重要一步。通常，对于逻辑电路采用扫描链的可测试结构，对于芯片的输入/输出端口采用边界扫描的可测试结构。基本思想是通过插入扫描链，增加电路内部节点的可控性和可观测性，以达到提高测试效率的目的。一般在逻辑综合或物理综合后进行扫描电路的插入和优化。
时钟树综合（Clock Tree Synthesis）
SoC设计方法强调同步电路的设计，即所有的寄存器或一组寄存器是由同一个时钟的同一个边沿驱动的。构造芯片内部全局或局部平衡的时钟链的过程称为时钟树综合。分布在芯片内部寄存器与时钟的驱动电路构成了一种树状结构，这种结构称为时钟树。时钟树综合是在布线设计之前进行的。
布线设计（Routing）
这一阶段完成所有节点的连接。
寄生参数提取（Parasitic Extraction）
通过提取版图上内部互连所产生的寄生电阻和电容值，进而得到版图实现后的真实时序信息。
这些寄宿生电路信息将用于做静态时序分析和后仿真。
后仿真（Post-layout Simulation）
后仿真也叫门级仿真、时序仿真、带反标的仿真，需要利用在布局布线后获得的精确延迟参数和网表进行仿真，验证网表的功能和时序是否正确。后仿真一般使用标准延时（SDF，Standard Delay Format）文件来输入延时信息。
ECO修改（ECO，Engineering Change Order）
ECO修改是工程修改命令的意思。
这一步实际上是正常设计流程的一个例外。当在设计的最后阶段发现个别路径有时序问题或逻辑错误时，有必要通过ECO对设计的局部进行小范围的修改和重新布线，并不影响芯片其余部分的布局布线。在大规模的IC设计中，ECO修改是一种有效、省时的方法，通常会被采用。
物理验证（Physical Verification）
物理验证是对版图的设计规则检查（DRC，Design Rule Check）及逻辑图网表和版图网表比较（LVS，Layout Vs. Schematic）。
DRC用以保证制造良率。
LVS用以确认电路版图网表结构是否与其原始电路原理图（网表）一致。
基于标准单元的SoC芯片设计流程
硬件设计定义说明（Hardware Design Specification）
硬件设计定义说明描述芯片总体结构、规格参数、模块划分、使用的总线，以及各个模块的详细定义等。
模块设计及IP复用（Module Design & IP Reuse）
对于需要重新设计的模块进行设计；对于可复用的IP核，通常由于总线接口标准不一致需要做一定的修改。
顶层模块集成（Top Level Integration）
顶层模块集成是将各个不同的功能模块，包括新设计的与复用的整合在一起，形成一个完整的设计。通常采用硬件描述语言对电路进行描述，其中需要考虑系统时钟/复位、I/O环等问题。
前仿真（Pre-layout Simulation）
前仿真也叫RTL级仿真。通过HDL仿真器验证电路逻辑功能是否有效。在前仿真时，通常与具体的电路物理实现无关，没有时序信息。
逻辑综合（Logic Synthesis）
逻辑综合是指使用EDA工具把由硬件描述语言设计的电路自动转换成特定工艺下的网表，即从RTL级的HDL描述通过编译与优化产生符合约束条件的门级网表。
版图布局规划（Floorplan）
版图布局规划完成的任务是确定设计中各个模块在版图上的位置，主要包括：
I/O规划，确定I/O的位置，定义电源和接地口的位置；
模块放置，定义各种物理的组、区域或模块，对这些大的宏单元进行放置；
供电设计，设计整个版图的供电网络，基于电压降（IR Drop）和电迁移进行拓扑优化。
功耗分析（Power Analysis）
在设计中的许多步骤都需要对芯片功耗进行分析，从而决定是否需要对设计进行改进。
在版图布局规划后，需要对电源网络进行功耗分析（PNA，Power Network Analysis），确定电源引脚的位置和电源线宽度。
在完成布局布线后，需要对整个版图的布局进行动态功耗分析和静态功耗分析。
除了对版图进行功耗分析以外，还应通过仿真工具快速计算动态功耗，找出主要的功耗模块或单元。
单元布局和优化（Placement & Optimization）
单元布局和优化主要定义每个标准单元的摆放位置并根据摆放的位置进行优化。
静态时序分析（STA，Static Timing Analysis）
STA是一种静态验证方法
通过对提取电路中所有路径上的延迟等信息的分析，计算出信号在时序路径上的延迟，找出违背时序约束的错误，如检查建立时间（Setup Time）和保持时间（Hold Time）是否满足要求。
形式验证（Formal Verification）
形式验证也是一种静态验证方法。
在整个设计流程中会多次引入形式验证用于比较RTL代码之间、门级网表与RTL代码之间，以及门级网表之间在修改之前与修改之后功能的一致性。
可测性电路插入（DFT，Design for Test）
可测性设计是SoC设计中的重要一步。通常，对于逻辑电路采用扫描链的可测试结构，对于芯片的输入/输出端口采用边界扫描的可测试结构。基本思想是通过插入扫描链，增加电路内部节点的可控性和可观测性，以达到提高测试效率的目的。一般在逻辑综合或物理综合后进行扫描电路的插入和优化。
时钟树综合（Clock Tree Synthesis）
SoC设计方法强调同步电路的设计，即所有的寄存器或一组寄存器是由同一个时钟的同一个边沿驱动的。构造芯片内部全局或局部平衡的时钟链的过程称为时钟树综合。分布在芯片内部寄存器与时钟的驱动电路构成了一种树状结构，这种结构称为时钟树。时钟树综合是在布线设计之前进行的。
布线设计（Routing）
这一阶段完成所有节点的连接。
寄生参数提取（Parasitic Extraction）
通过提取版图上内部互连所产生的寄生电阻和电容值，进而得到版图实现后的真实时序信息。
这些寄宿生电路信息将用于做静态时序分析和后仿真。
后仿真（Post-layout Simulation）
后仿真也叫门级仿真、时序仿真、带反标的仿真，需要利用在布局布线后获得的精确延迟参数和网表进行仿真，验证网表的功能和时序是否正确。后仿真一般使用标准延时（SDF，Standard Delay Format）文件来输入延时信息。
ECO修改（ECO，Engineering Change Order）
ECO修改是工程修改命令的意思。
这一步实际上是正常设计流程的一个例外。当在设计的最后阶段发现个别路径有时序问题或逻辑错误时，有必要通过ECO对设计的局部进行小范围的修改和重新布线，并不影响芯片其余部分的布局布线。在大规模的IC设计中，ECO修改是一种有效、省时的方法，通常会被采用。
物理验证（Physical Verification）
物理验证是对版图的设计规则检查（DRC，Design Rule Check）及逻辑图网表和版图网表比较（LVS，Layout Vs. Schematic）。
DRC用以保证制造良率。
LVS用以确认电路版图网表结构是否与其原始电路原理图（网表）一致。
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