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qjp1988113

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【"小梅哥 AC620V2 FPGA 开发板"免费试用】+配置IDE开发环境+新建第一个工程

这个Quartus (Quartus Prime 20.1) Lite Edition 安装了我好久。一开始我想找些新一点版本的
破解版,可是没弄好。不得已就下了,最新的Lite版本,打开发现其实大部分功能跟之前的Quartus
II 13.1(我之前用过,就一直留在电脑上),而且旧版本还有可以Crack完全版本。
我看它就是5G多点,就直接安装到了C盘,结果安装完一看,占了我接近20G多,差点撑爆C盘。
废话不多说,按照给的教材开始新建工程,本例完全按照教程,熟悉一下开发环境:
先新建工程文件夹,并在里面新建如下的几个子文件夹,来放对应的文件,这样做会比较规范一些。
A0.png
打开Quartus Prime ,File-->new project wizard:

A1.png
介绍页:
A2.png
填写对应的文件夹及工程名称:
A3.png
选择新工程:
A4.png
A5.png
选择对应型号的信号:
A6.png
选择对应的仿真器,这一步很重要,选错,会导致后面不能正确仿真:
A7.png

选择FInish,自此空白程序创建成功:
A8.png
我们新建一个verilog的文档,名称为led_test.v,保存到之前目录的rtl下面:
A9.png
A10.png
编写代码:
A11.png
选择分析和综合按钮:
A12.png

A13.png
完成后,我们看有无出错,有无语法错误,有则做出响应改动。
没有的话,我们全编译一下:
A14.png
全编译完成,我们看下RTL-VIEWER下的符号模型:
V1.png

A15.png
我们接下来创建激励文件:
新建名为:led_test_tb.v的verilog文件,保存到工程文件夹的testbench下面。
并编译修改,直到无错误。

V2.png
把激励文件导入到工程:
菜单:Assginment-->setting
A16.png
A17.png
A18.png
A19.png
我们运行一下,RTL仿真:
V3.png
我们看到显示的波形跟预想的一致,右击WAVE界面的右下角,可以弹出更对可设置菜单:
FZ1.png
FZ2.png
我们修改下,波形的下标时基:
FZ3.png
我们再运行下Gate Level 仿真:
FZ5.png
查看波形:
FZ6.png
上面这些保证了程序的语法和逻辑的无误。
下面我们开始配置引脚:
PZ1.png
PZ2.png
再次全编译后,点击program:
PZ3.png
出现下载界面,如果找不到仿真器,按如下提示查找:
PZ4.png
PZ5.png
下载页面的具体说明:
PZ6.png
点击star,下载结束,进度条变绿,并显示100%successful:
PZ7.png
找到引脚对应的硬件位置:
a-->
a.png
b-->F9
B.png
a,b实际引出位置:
ab.png
key_in-->E16
KEY2.png

KEY3.png
led_out-->A2
LED1.png
LED2.png
计算的函数:
assign led_out=(key_in==0)? a:b;
可以看出按键弹起时为高电平(key_in==1),此时led_out=b;
按键按下时为低电平(key_in==0),此时led_out=a;
而根据LED的电路,当led_out为低电平时导通,led亮;
当led_out为高电平时导通,led灭;
这里我们a对应引脚设为0V,与GND相连:把b对应引脚与3V3相连。
这样,当按键按下时,LED亮,弹起时,LED灭。









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