请问早期通电状态下io引脚的状态是什么？

@ganeshpatel取决于PUDC_B引脚。
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----------------没有一个愚蠢的问题。
随意问，但快速搜索，以确保它还没有得到解答。
保持对话，获得Kudos和Accept Solution。
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在原帖中查看解决方案

@ganeshpatel取决于PUDC_B引脚。
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----------------没有一个愚蠢的问题。
随意问，但快速搜索，以确保它还没有得到解答。
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我很感谢能给我答复。
但我希望我的所有IO引脚都应处于高阻态，直到我发出命令或我被迫逻辑低或逻辑高...... ??谢谢＆amp;
问候卡萨拉加内什

如果要控制所有引脚的IO状态，可以放置BUFIO。
7系列HDL库指南（UG953）的第202页显示了它的工作原理.https：//www.xilinx.com/support/documentation/sw_manuals/xilinx2017_2/ug953-vivado-7series-libraries.pdf您可以拥有全局（
在你的设计中）三态信号进入你的所有IO以保持它们在高z中，直到你准备好驱动它们。
（注意：输入实际上是高z）。