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如何查看ADC是否正确采样了数据?

嘿伙计们,所以我正在研究一个证明有一些道路颠簸的项目。
我的合作伙伴可能已在论坛上发布,因此您可能会看到讨论类似的问题。
首先,我使用的FPGA是Virtex-7 VC7215。所以这里是我正在做的事情的解释,然后是我需要完成的事情。
一家公司生产了一款ADC,可以在6线上以5.6GB / s的速度输出数据。
成功接收数据后,我需要分析波形以查看ADC是否正确采样了数据。
因此,我需要一种方法来存储数据,然后以某种方式将其导出到matlab以重新配置数据。
话虽如此,我正试图找到一种方法来做到这一点。
这似乎对任何人都可行吗?
我不相信FPGA的结构可以让我简单地接收5.6GB / s的数据并将其存储到任何存储元件中。
也许我错了,或者可能有另一种方式?
任何建议或想法将不胜感激。

回帖(8)

陈玉筠

2020-8-27 08:43:47
您需要提供更多信息。
你说2.8GHz DDR。
DDR意味着存在与数据相关联的时钟。
如果是这种情况,那就别忘了 - 用同步接口,FPGA甚至无法达到这个频率。
但是,如果使用JESD204B协议通过高速串行链路发送数据,则这不是问题。
Xilinx具有JESD204B内核,可以接收高速串行流,并以极低的时钟速率将其转换为并行接口。
在JESD204B内核之后,您可以根据需要处理数据,将其存储在片外存储器的片上。
从那里捕获的数据可以通过许多不同的协议传输到PC;
PCIe或以太网可能是这个数据量的理想选择(尽管VC7215似乎没有外部存储器,PCIe或以太网连接器......)
所以答案完全取决于ADC的协议。
Avrum
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刘伟

2020-8-27 09:02:51
你假设有一个时钟是正确的。
ADC有6个输出,每个时钟都相互同步。
这不是一个需要解决问题的典型问题,我们将在同步时钟上使用时钟分频器,通过2个四元组,6个收发器和它们的CPLL将其提升到2.8GHz。
数据来自ADC,没有与之关联的通信协议。
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陈玉筠

2020-8-27 09:18:24
你假设有一个时钟是正确的。
ADC有6个输出,每个时钟都相互同步。
这不是一个需要解决问题的典型问题,我们将在同步时钟上使用时钟分频器,通过2个四元组,6个收发器和它们的CPLL将其提升到2.8GHz。
数据来自ADC,没有与之关联的通信协议。
我不明白你在这说什么。
如果这是一个带时钟且没有协议的5.6Gb / s 6线接口,那么这是不可能处理的。
但是,我发现很难相信任何人都会生产出具有这种界面的设备;
即使在ASIC领域,这也是(至少接近)无法应对的。
你为什么不告诉我们你正在使用什么ADC。
Avrum
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刘伟

2020-8-27 09:32:30
ADC实际上是我们正在测试的一种新技术,我目前甚至不知道它的名称。
但是,你刚才所说的是我现在已经关注了很长一段时间了。
我们实际上有一个ASIC作为该ADC的速率转换器而构建;
然而,在ASIC与ADC配对之前,我们想测试ADC - 从我们的对话中你可以看到,没有编码方案,NRZ数据和5.6GB / s几乎没有办法接收数据
那个速度。
您能详细说明为什么即使使用同步时钟FPGA也无法在这些频率下工作吗?
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