我们建议的设置如下：
希望ADC工作在200 MHz，采样速率为200 MSPS。
最初，为了避免
FPGA内部操作和ADC数据之间的同步问题，我们计划从FPGA驱动ADC输入时钟。
现在我们担心高采样率所需的时钟抖动。
因此，作为另一种选择，我们也在考虑外部时钟源，它将驱动ADC和FPGA。
请与您分享ADC和ADC所需输入时钟频率的建议。
FPGA和振荡器选择标准。
更多细节：
1. ADC和FPGA之间的接口是LVDS
2. FPGA驱动FSMC接口所需的最低内部时钟为40MHz
3. 14位ADC（7个差分对）支持并行和LVDS接口，1个差分输入时钟，1个差分输出时钟
4.目前的计划安排如下。
a）时钟树
b）与MMCM1抖动
c）与MMCM2的抖动
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