嗨，
我想用“* .edif”文件打包我自己的IP，因为我不希望别人可以查看我的代码。
在我的项目中，“top.v”的参数如下：
//
`
timescale 1 ns / 1 psmodule package_wr_ctrl_v1_0＃（参数ch_num = 75）
//
Aftersynth_design成功完成，我生成了“.edif”文件，并在另一个项目中用于打包IP。
top_package.v中的代码如下：
//top_package.v
module package_wr_ctrl_v1＃（参数ch_num = 75）
（m_cm_data，default_work_mode，default_work_delay，default_cali_period，default_cali_delay_0，default_cali_delay_1，default_cali_delay_2，default_corre_period，default_trig1_delay，default_trig_dp_delay，default_trig_dp_width，default_trig_sk_delay，default_trig_sk_width，m_cm_valid，m_cm_ready，连接，锁定，停止，CLK，RST，m_wr_data，m_wr_ready，m_axis_tlast，m_wr_valid，ch_num_obs
）;
输入[31：0] m_cm_data;
输入m_cm_valid;
输出m_cm_ready;
输入en;
输入锁;
输入停止;
输入clk;
输入rst;
输出[31：0] m_wr_data;
输入m_wr_ready;
输出m_axis_tlast;
输出m_wr_valid;
输出[74：0] ch_num_obs;
package_wr_ctrl_v1_0＃（
.ch_num（ch_num））
package_wr_ctrl_v1_0（.clk（CLK），
.EN（EN）
.lock（锁），
.m_axis_tlast（m_axis_tlast），
.m_cm_data（m_cm_data），
.m_cm_ready（m_cm_ready），
.m_cm_valid（m_cm_valid），
.m_wr_data（m_wr_data），
.m_wr_ready（m_wr_ready），
.m_wr_valid（m_wr_valid），
.rst（RST），
.stop（停止））;
endmodule
当我在新项目中使用IP时，我将“ch_num”值定制为“15”。
但事实上，当我测试项目的“* .bit”时，我发现结果显示参数“ch_num”仍为“75”。
举报
