Nexys 3的局限性有哪些？

N，
要输出具有弹性延迟的时钟信号，必须使用IO引脚的DDR功能来提供时钟转发。
仔细阅读其中一些内容，查看时钟转发。
https://encrypted.google.com/url?sa=t&rct=j&q=&esrc=s&source=web&cd=1&cad=rja&uact=8&ved=0CB8QFjAA&url=
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Austin Lesea主要工程师Xilinx San Jose

好，谢谢
但也许我没有解释得太清楚。
我不想把CLK信号放在I / O端口。
我想知道时序限制，因为我设计了一个VGA控制器，当我检查R，G，B信号时，它们无法在40ns内完成整流。
（我用的是25MHz）
（最后一篇文章是为了解释延迟的情况，但不是我想做的）
通过VGA端口发出信号使得信号需要大约350ns进行整流（我通过实验检查）
我该怎么做才能解决这个问题？

N，
你无法修复光速。
您所能做的就是同步信号，使它们同步到达（具有适当的时序关系）。
延迟是延迟。
总会有一些延迟。
你为什么在乎？
为什么延迟会很重要？
你的意思是信号延迟以外的东西吗？
如果是这样，请解释。
Austin Lesea主要工程师Xilinx San Jose

你知道aVGA监视器是如何工作的吗？
40ns它是25MHz时钟的周期，它不是一个高频率，我不是要求太多。
我想说40 ns它是我的信号时钟周期（25 MHz），我需要在每个CLOCK正边缘通过VGA端口发送1或0，这样VGA显示器就会知道什么颜色
在每个像素中打印。
（1位= 1像素= 1周期= 40ns）
因此，当VGA控制器每隔40ns发送一个位时，该位甚至不会到达输出，因为40ns之后它会发送一个新位。
总结：我需要每40ns发送一个新位，但在40ns内甚至不需要整流。