赛灵思
直播中

曹玥

7年用户 224经验值
私信 关注
[问答]

xc7k70t PLL最大输出是多少?

我对xc7k70t上的PLL有一个奇怪的问题(此时仅在模拟下)。
在行为模拟下,一切都运行良好但是当我进行后合成模拟时,我的CLKOUT3(周期为2.5ns)保持平坦(输出没有活动)。
我在这里错过了什么吗?
对于这个FPGA,我不在PLL的指定限制范围内吗?
我的PLL配置如下:
参数BANDWIDTH绑定到:OPtiMIZED - 类型:字符串
参数CLKFBOUT_MULT绑定到:40 - 类型:整数
参数CLKFBOUT_PHASE绑定到:0.000000 - 类型:float
参数CLKIN1_PERIOD绑定到:50.000000 - 类型:float
参数CLKOUT0_DIVIDE绑定到:40 - 类型:整数
参数CLKOUT0_DUTY_CYCLE绑定到:0.500000 - 类型:float
参数CLKOUT0_PHASE绑定到:0.000000 - 类型:float
参数CLKOUT1_DIVIDE绑定到:80 - 类型:整数
参数CLKOUT1_DUTY_CYCLE绑定到:0.500000 - 类型:float
参数CLKOUT1_PHASE绑定到:0.000000 - 类型:float
参数CLKOUT2_DIVIDE绑定到:50 - 类型:整数
参数CLKOUT2_DUTY_CYCLE绑定到:0.500000 - 类型:float
参数CLKOUT2_PHASE绑定到:0.000000 - 类型:float
参数CLKOUT3_DIVIDE绑定到:2 - 类型:整数
参数CLKOUT3_DUTY_CYCLE绑定到:0.500000 - 类型:float
参数CLKOUT3_PHASE绑定到:0.000000 - 类型:float
参数CLKOUT4_DIVIDE绑定到:8 - 类型:整数
参数CLKOUT4_DUTY_CYCLE绑定到:0.500000 - 类型:float
参数CLKOUT4_PHASE绑定到:0.000000 - 类型:float
参数CLKOUT5_DIVIDE绑定到:1 - 类型:整数
参数CLKOUT5_DUTY_CYCLE绑定到:0.500000 - 类型:float
参数CLKOUT5_PHASE绑定到:0.000000 - 类型:float
参数DIVCLK_DIVIDE绑定到:1 - 类型:整数
参数REF_JITTER1绑定到:0.000000 - 类型:float
参数STARTUP_WAIT绑定到:FALSE - 类型:字符串
而report_clocks显示
版权所有1986-2014 Xilinx,Inc。保留所有权利。
--------------------------------------------------
----------------------------------
|
工具版本:Vivado v.2014.3(lin64)Build 1034051 Fri Oct 3 16:32:59 MDT 2014
|
日期:2014年10月30日星期四09:05:56
|
主机:beta运行64位Gentoo Base System 2.2版
|
命令:时钟
|
设计:design_1
|
设备:xc7k70tfbg676-1
|
速度档案:-1
--------------------------------------------------
----------------------------------
属性
P:传播
G:生成
V:虚拟
我:倒置了
时钟周期波形属性源
clkIn 50.00000 {0.00000 25.00000} P {clock}
CLKFBIN 50.00000 {0.00000 25.00000} P,G {controlSignals / pll / CLKFBOUT}
我50.00000 {0.00000 25.00000} P,G {controlSignals / pll / CLKOUT0}
n_2_pll 100.00000 {0.00000 50.00000} P,G {controlSignals / pll / CLKOUT1}
n_3_pll 62.50000 {0.00000 31.25000} P,G {controlSignals / pll / CLKOUT2}
n_4_pll 2.50000 {0.00000 1.25000} P,G {controlSignals / pll / CLKOUT3}
n_5_pll 10.00000 {0.00000 5.00000} P,G {controlSignals / pll / CLKOUT4}
==================================================
==
生成的时钟
==================================================
==
生成时钟:CLKFBIN
主要来源:controlSignals / pll / CLKIN1
主时钟:clkIn
乘以:1
生成的来源:{controlSignals / pll / CLKFBOUT}
生成时钟:我
主要来源:controlSignals / pll / CLKIN1
主时钟:clkIn
乘以:1
生成的来源:{controlSignals / pll / CLKOUT0}
生成时钟:n_2_pll
主要来源:controlSignals / pll / CLKIN1
主时钟:clkIn
边缘:{1 2 3}
边缘移位:{0.000 25.000 50.000}
生成的来源:{controlSignals / pll / CLKOUT1}
生成时钟:n_3_pll
主要来源:controlSignals / pll / CLKIN1
主时钟:clkIn
边缘:{1 2 3}
边缘移位:{0.000 6.250 12.500}
生成的来源:{controlSignals / pll / CLKOUT2}
生成时钟:n_4_pll
主要来源:controlSignals / pll / CLKIN1
主时钟:clkIn
乘以:20
生成的来源:{controlSignals / pll / CLKOUT3}
生成时钟:n_5_pll
主要来源:controlSignals / pll / CLKIN1
主时钟:clkIn
乘以:5
生成的来源:{controlSignals / pll / CLKOUT4}

回帖(1)

丁兵溢

2020-7-27 15:19:30
PLL按指定工作,只需几分钟即可验证在实际芯片上,我投入的时间比设置模拟时间短。
https://wiki.trenz-electronic.de/display/ToT/Vivado+Frequency+Meter
你可以看到PLL输出800MHz时钟
您甚至可以测量FPGA内部真正存在的800MHz时钟:)
举报

更多回帖

发帖
×
20
完善资料,
赚取积分