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刘华

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[问答]

如何把RST保持在高水平?

我有一系列Iserdes配置为4个CE = 2,DDR,NO IOBdelay,Master Serdes_mode的data_width ...我希望能够将Q输出保持在“0”一段时间。
我以为我可以把RST保持在高水平而且会这样做,但它并没有这样做。
我目前正在使用自由运行的时钟。
我是否需要控制CE然后RST或我错过了什么。
谢谢

回帖(2)

姚庭芳

2020-6-19 13:03:48
你好@ rcinmo
请参阅以下用户指南中的“RESET输入”部分:http://www.xilinx.com/support/documentation/user_guides/ug361.pdf
在断言IDELATCTRL RDY之后,等待几个CLKDIV周期,然后启用ISERDES / OSERDES(即CE)。
谢谢,
维奈
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------------------------------------------您是否尝试在Google中输入问题?

如果没有,你应该在发布之前。
此外,MARK这是一个答案,以防它有助于解决您的查询/问题。给予帮助您找到解决方案的帖子。
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赵雪培

2020-6-19 13:14:58
嗨,
置位后,复位输入使CLK和CLKDIV域中大多数内部ISERDES数据触发器的输出异步驱动为低电平。
例外是输入结构中的前四个触发器,其复位后的值可通过组件上的属性进行选择。
将attributesSRVAL_Q1 / Q2 / Q3 / Q4设置为0并检查您现在是否能够观察到正确的行为。
谢谢,AnirudhPS:请将此标记作为答案,以防它有助于解决您的问题。如果帖子引导您找到解决方案,请给予赞誉。
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