Virtex 6 FPGA的目标阻抗值是什么？

如果您对自己的设计技能有信心，解决此问题的一种方法是忽略指南，而是直接使用数据表电压容差。
例如，DS152（V6 datasheet）表示核心电压必须介于0.95V和1.05V之间。
这是1.0V左右的+/- 50mV容差。
在您的电路板上，电压不确定性将由以下部分组成：
DC / DC转换器电压参考容差（包括热漂移和老化）。
DC / DC转换器负载调节。
DC / DC转换器和FPGA之间PCB上的电压降（=平面电阻乘以负载电流）。
DC / DC转换器纹波。
DC / DC转换器的瞬态负载响应。
去耦电容器阻抗乘以FPGA中的瞬态电流。
所有这些必须达到+/- 50mV以下。
（我相信你已经知道了。）你可以为每一个预算+/- 50mV的一小部分。
顺便说一句，我在更高功率FPGA上的经验是，为了给PCB和电容器留下更多的电压容差预算，用更精确的基准电压（例如0.5％）支付更昂贵的DC / DC转换器通常更便宜。
。
请注意，去耦网络的电压噪声贡献将与瞬态负载（FPGA）电流成比例。
Xilinx无法知道您的设计电流是多少。
但是你应该知道。
如果你的设计像我的许多设备一样闲置，那么当一些工作出现时，它会进入全功率状态，这个瞬态电流几乎与最大电流相同（来自例如功率估算器电子表格）。
您可以从那里向后工作以获得去耦网络的目标阻抗。
示例：我最近的Ultrascale设计在0.95V核心电源上估计有25A的负载步长。
最大电流为50A。
FPGA的电压容差要求为+/- 27mV。
我为解耦网络预算了大约27mV的一半。
这要求阻抗优于500微欧姆。
它需要大量的电容器（以及多层厚度比PCB中的普通铜厚）。
它工作正常，满足所有要求（有保证金）。
我希望你的V6 75设计不需要那么低的阻抗。
其他需要考虑的事项：
收发器电流消耗变化不大，可能不需要像核心那样多的去耦。
然而，收发器可能对某些频带中的噪声电压特别敏感。
最好坚持Xilinx的建议。
您可以修改FPGA设计以减小负载电流变化的大小。
例如。
您可以按顺序“打开”或“关闭”模块，而不是同时打开所有模块。
除非它特别注重成本，否则我不建议计划这样做（但是如果你在现场有一个失败的董事会，那么你可以做的就是挽救这一天）。
在我的一个具有两个独立但相同的大型处理模块的设计中，我将两个相位相差180度的时钟计时两个模块。
这降低了时钟频率下的FPGA电源电流，并降低了去耦电容的要求。
一些DC / DC转换器具有“感测”引脚，可通过调节负载电压（而不是DC / DC转换器引脚）来补偿PCB中的DC压降。
使用检测线时要非常小心，因为额外的相移（来自PCB和去耦网络）可能会降低稳定性，直到负载调节的（预期）改善小于负载（意外）降级的程度
瞬态响应。
总体效果可能是让事情变得更糟。
最好是模拟和实验。
我的经验是DC / DC转换器数据表没有提供足够的信息来确定这是否会成为一个问题，直到它在板上。
问候，
艾伦
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如果您对自己的设计技能有信心，解决此问题的一种方法是忽略指南，而是直接使用数据表电压容差。
例如，DS152（V6 datasheet）表示核心电压必须介于0.95V和1.05V之间。
这是1.0V左右的+/- 50mV容差。
在您的电路板上，电压不确定性将由以下部分组成：
DC / DC转换器电压参考容差（包括热漂移和老化）。
DC / DC转换器负载调节。
DC / DC转换器和FPGA之间PCB上的电压降（=平面电阻乘以负载电流）。
DC / DC转换器纹波。
DC / DC转换器的瞬态负载响应。
去耦电容器阻抗乘以FPGA中的瞬态电流。
所有这些必须达到+/- 50mV以下。
（我相信你已经知道了。）你可以为每一个预算+/- 50mV的一小部分。
顺便说一句，我在更高功率FPGA上的经验是，为了给PCB和电容器留下更多的电压容差预算，用更精确的基准电压（例如0.5％）支付更昂贵的DC / DC转换器通常更便宜。
。
请注意，去耦网络的电压噪声贡献将与瞬态负载（FPGA）电流成比例。
Xilinx无法知道您的设计电流是多少。
但是你应该知道。
如果你的设计像我的许多设备一样闲置，那么当一些工作出现时，它会进入全功率状态，这个瞬态电流几乎与最大电流相同（来自例如功率估算器电子表格）。
您可以从那里向后工作以获得去耦网络的目标阻抗。
示例：我最近的Ultrascale设计在0.95V核心电源上估计有25A的负载步长。
最大电流为50A。
FPGA的电压容差要求为+/- 27mV。
我为解耦网络预算了大约27mV的一半。
这要求阻抗优于500微欧姆。
它需要大量的电容器（以及多层厚度比PCB中的普通铜厚）。
它工作正常，满足所有要求（有保证金）。
我希望你的V6 75设计不需要那么低的阻抗。
其他需要考虑的事项：
收发器电流消耗变化不大，可能不需要像核心那样多的去耦。
然而，收发器可能对某些频带中的噪声电压特别敏感。
最好坚持Xilinx的建议。
您可以修改FPGA设计以减小负载电流变化的大小。
例如。
您可以按顺序“打开”或“关闭”模块，而不是同时打开所有模块。
除非它特别注重成本，否则我不建议计划这样做（但是如果你在现场有一个失败的董事会，那么你可以做的就是挽救这一天）。
在我的一个具有两个独立但相同的大型处理模块的设计中，我将两个相位相差180度的时钟计时两个模块。
这降低了时钟频率下的FPGA电源电流，并降低了去耦电容的要求。
一些DC / DC转换器具有“感测”引脚，可通过调节负载电压（而不是DC / DC转换器引脚）来补偿PCB中的DC压降。
使用检测线时要非常小心，因为额外的相移（来自PCB和去耦网络）可能会降低稳定性，直到负载调节的（预期）改善小于负载（意外）降级的程度
瞬态响应。
总体效果可能是让事情变得更糟。
最好是模拟和实验。
我的经验是DC / DC转换器数据表没有提供足够的信息来确定这是否会成为一个问题，直到它在板上。
问候，
艾伦

我只是想再次感谢艾伦的深度回答。
问候，Binayak

binayak_shrestha写道：
1）当我们通过Xpower Analyzer（ISE 14.7）进行功耗计算时，对于每个电压轨，我们得到电流消耗。
他们把它分为两个 - 动态和静止。
不是电流的动态部分 - 我们应该用来计算目标阻抗的瞬态电流吗？
如果不是，那么您将如何计算瞬态负载电流？
从你的答复，我想，你要说的是将两个电流的总和作为瞬态电流。
我对吗？
是的，不是。
Xpower为您提供平均电流，可用于计算温度等。
我们对目前的短期变化感兴趣。
我们的PDN（配电网络）去耦电容有效几十kHz到几十MHz，所以这里的“短期”意味着数十纳秒到100微秒。
请注意，时钟频率（通常）不在该范围内。
考虑一直运行“平坦”的FPGA设计。
电流消耗将是恒定的，等于Xpower静态加上动态电流。
（嗯，实际上在时钟频率上有一个巨大的组件，但我们忽略了这一点。）我们感兴趣的频率范围内的PDN要求非常适中。
根据我的经验，FPGA设计不会一直“平稳”运行。
它们由多个较小的块组成，这些块在一小部分时间内都在使用。
这些模块在空闲时具有较低的功率状态（由于较少的信号转换），并且在激活时具有较高的功率状态（由于更多的信号转换）。
当这些模块将状态从空闲状态变为活动状态等时，FPGA电流将发生变化。
如果大量的块同时从空闲变为有效，则瞬态电流可能非常高。
如果块以交错方式（即，一次一个）从空闲状态转换为活动状态，则瞬态电流可能更易于管理。
一种极端的情况是一种设计，当它处于空闲状态时关闭其时钟，并在其处于活动状态时重新启动（可能通过使用BUFGMUX）。
然后，它将在瞬间切换静态电流和静态电流加上最大动态电流。
请注意，这大致是在配置结束时（当配置逻辑打开时钟时）我们之前的“平坦输出”示例所发生的情况。
这对PDN来说是一个相当困难的挑战。
我希望能更好地解释事情。
编辑：请回想一下我之前的文章中的示例，其中最大电流（=静态电流+动态电流）为50A，但PDN设计用于25A的瞬态电流。
25A数字来源于对设计的仔细分析。
艾伦