输入时钟和采样率之间有什么关系？

Xapp1071运行通常的时钟结构。
它使用IBUFDS_DIFF_OUT，P侧进入主SERDES，N侧进入从SERDES。
主机和从机SERDES都设置为SDR，但其中一个由CLK提供时钟，另一个由非CLK提供，效果为DDR。
因此，数据位周期是CLK周期的一半。
给主SERDES和从SERDES提供相同的CLKDIV，这不是SERDES详细说明相位要求的问题。
Xapp模拟中的文件设置如下：
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谢谢和RegardsBalkrishan -----------------------------------------------
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