我可以将任何未使用的银行作为主银行吗？

如果我的FPGA（Virtex-6）时钟是3.3V cmos单端时钟。
我需要使用电平转换器将它连接到FPGA是否正确？

如果我的FPGA（Virtex-6）时钟是3.3V cmos单端时钟。
我需要使用电平转换器将它连接到FPGA是否正确？
您应该使用电平转换器（电阻分压器应该足够），或选择2.5V CMOS时钟代替3.3V器件。
如果时钟质量最重要，则应使用具有差分输出的时钟振荡器。
你能解释一下“主银行”一词吗？
我对这个术语不熟悉。
感谢您的帮助，
- 鲍勃埃尔金德
签名：新手的自述文件在这里：http：//forums.xilinx.com/t5/New-Users-Forum/README-first-Help-for-new-users/td-p/219369总结：1。
阅读手册或用户指南。
你读过手册了吗？
你能找到手册吗？2。
搜索论坛（并搜索网页）以寻找类似的主题。
不要在多个论坛上发布相同的问题。
不要在别人的主题上发布新主题或问题，开始新的主题！5。
学生：复制代码与学习设计不同.6“它不起作用”不是一个可以回答的问题。
提供有用的详细信息（请与网页，数据表链接）.7。
您的代码中的评论不需要支付额外费用。
我没有支付论坛帖子的费用。
如果我写一篇好文章，那么我一无所获。

对于DCI级联，一个存储体可以是用于连接VRN / VRP电阻的主存储体。
ug361：主从库必须全部驻留在设备的同一列（左侧，中间或右侧）。

对于DCI级联，一个存储体可以是用于连接VRN / VRP电阻的主存储体。
ug361：主从库必须全部驻留在设备的同一列（左侧，中间或右侧）。
作为偶尔徘徊在Virtex论坛的斯巴达（便宜！）设计师，我很欣赏这个解释。
谢谢。
- 鲍勃埃尔金德
签名：新手的自述文件在这里：http：//forums.xilinx.com/t5/New-Users-Forum/README-first-Help-for-new-users/td-p/219369总结：1。
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不要在别人的主题上发布新主题或问题，开始新的主题！5。
学生：复制代码与学习设计不同.6“它不起作用”不是一个可以回答的问题。
提供有用的详细信息（请与网页，数据表链接）.7。
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