@ katy1163“我在编写SPI PROM时遇到问题 - 表示完成的引脚没有变高。”
在间接SPI配置期间，Xilinx将“预制”SPI编程比特流下载到FPGA中，而AFAIK不支持任何选项，如DRIVE_DONE;
因此，必须在DONE引脚上具有外部上拉，并且没有其他电路保持DONE为低电平，以使间接SPI成功。
背景：
DONE是双向引脚，带有默认的开漏驱动器。
FPGA在配置期间将DONE拉低，然后在完成时释放开漏驱动器。
然后通过读取外部引脚的逻辑电平DONE作为输入来确定DONE状态。
如果DONE上没有上拉，或者FPGA外部的某些内容保持为低电平[1]，则会出现您描述的故障。
“出于某种原因（尚未完全研究），我必须将BITSTREAM.CONFIG.DRIVEDONE属性设置为yes以便能够将位文件加载到FPGA中”
我建议在配置后测量DONE引脚上的电压电平，以便开始解决此问题（禁用DRIVEDONE）。
布赖恩
[1]外部DONE引脚问题
我在DONE中看到的常见问题并不是间接SPI的问题：
- 安装DONE LED，以便将DONE线钳位到LED Vf，从而导致非法逻辑电平
（我在许多商用FPGA评估板上都看到了这一点）
- 完成时没有外部上拉
- 对于配置时钟频率，DONE pullup太弱[DONE上的缓慢上升时间]
- 多FPGA DONE级联（未配置的下游FPGA保持DONE为低电平）
- DONE上的外部逻辑[例如
处理器复位期间/之后处理器GPIO驱动或加载DONE]
- 电路板装配问题[短路/错误的电阻值/等]保持低电平
可以在此处找到DONE LED偏置的一个很好的总结（或者在驱动LED之前简单地缓冲DONE）：
https://forums.xilinx.com/t5/PLD-Blog/How-bright-is-your-DONE-LED/ba-p/13450
@ katy1163“我在编写SPI PROM时遇到问题 - 表示完成的引脚没有变高。”
在间接SPI配置期间，Xilinx将“预制”SPI编程比特流下载到FPGA中，而AFAIK不支持任何选项，如DRIVE_DONE;
因此，必须在DONE引脚上具有外部上拉，并且没有其他电路保持DONE为低电平，以使间接SPI成功。
背景：
DONE是双向引脚，带有默认的开漏驱动器。
FPGA在配置期间将DONE拉低，然后在完成时释放开漏驱动器。
然后通过读取外部引脚的逻辑电平DONE作为输入来确定DONE状态。
如果DONE上没有上拉，或者FPGA外部的某些内容保持为低电平[1]，则会出现您描述的故障。
“出于某种原因（尚未完全研究），我必须将BITSTREAM.CONFIG.DRIVEDONE属性设置为yes以便能够将位文件加载到FPGA中”
我建议在配置后测量DONE引脚上的电压电平，以便开始解决此问题（禁用DRIVEDONE）。
布赖恩
[1]外部DONE引脚问题
我在DONE中看到的常见问题并不是间接SPI的问题：
- 安装DONE LED，以便将DONE线钳位到LED Vf，从而导致非法逻辑电平
（我在许多商用FPGA评估板上都看到了这一点）
- 完成时没有外部上拉
- 对于配置时钟频率，DONE pullup太弱[DONE上的缓慢上升时间]
- 多FPGA DONE级联（未配置的下游FPGA保持DONE为低电平）
- DONE上的外部逻辑[例如
处理器复位期间/之后处理器GPIO驱动或加载DONE]
- 电路板装配问题[短路/错误的电阻值/等]保持低电平
可以在此处找到DONE LED偏置的一个很好的总结（或者在驱动LED之前简单地缓冲DONE）：
https://forums.xilinx.com/t5/PLD-Blog/How-bright-is-your-DONE-LED/ba-p/13450
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