摄像机链接失败切换限制约束

嗨，
在我的设计中，我使用Zynq xc7z020-clg484-1，我正在实现带有selectiO接口向导和PLL的摄像机链接接口，以获得必要的时钟乘以7。
我收到以下消息：
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------------------------------松弛：-0.370ns（期间 - 最小期限）期间：1.785ns最小期限：
2.155ns（464.037MHz）（Tbcper_I（Fmax））物理资源：CustomLogic_I / TxFPDL3HD_I / pllx7_1 / clkout2_buf / I0逻辑资源：CustomLogic_I / TxFPDL3HD_I / pllx7_1 / clkout2_buf / I0定位引脚：BUFGCTRL_X0Y1.I0时钟网络：CustomLogic_I / TxFPDL3HD_I / pllx7_1
/ CLKOUT1
看起来PLL x7时钟由bufgctrl缓冲，并且该组件的切换速度不能超过464 MHz。
另一方面，PLL的时钟频率可以更快地切换（根据手动DS187，该设备和速度等级可达800MHz）。
有没有办法避免这种时间违规？
谢谢和最好的问候，
GP