端接目的与种类
在高速数字系统中，传输线上阻抗不匹配会引起信号反射，减小和消除反射的方法是根据传输线的特性阻抗在其发送端或接收端进行阻抗匹配，从而使源反射系数或负载反射系数为零。
传输线的端接通常采用两种策略：
1）使负载阻抗与传输线阻抗匹配，即终端端接；
2）使源阻抗与传输线阻抗匹配，即源端端接。
端接策略选择
如果负载反射系数或源反射系数二者任一为零，反射将被消除。从系统设计的角度，应首选策略 1，因其是在信号能量反射回源端之前在负载端消除反射，因而消除一次反射，这样可以减小噪声、电磁干扰（EMI）及射频干扰（RFI），而策略 2 则是在源端消除由负载端反射回来的信号，只是消除二次反射，在发生电平转移时，源端会出现半波波形，不过由于策略 2 实现简单方便，在许多应用中也被广泛采用。
串接端接
源端端接主要是串接端接方法，串行端接是通过在尽量靠近源端的位置串行插入一个电阻 RT（典型 10Ω到 75Ω）到传输线中来实现。串行端接是匹配信号源的阻抗，所插入的串行电阻阻值加上驱动源的输出阻抗应大于等于传输线阻抗（轻微过阻尼）。这种策略通过使源端反射系数为零从而抑制从负载反射回来的信号（负载端输入高阻，不吸收能量）再从源端反射回负载端。
串行端接的优点在于：
每条线只需要一个端接电阻，无需与
电源相连接，消耗功率小。
串联电阻匹配终端的优势还在于可以减少板上器件的使用数量和连线密度。
串行端接的缺点在于：
当信号逻辑转换时，源端会出现半波幅度的信号，这种半波幅度的信号沿传输线传播至负载端，又从负载端反射回源端，持续时间为 2TD（TD 为信号源端到终端的传输延迟），这意味着此时沿传输线不能加入其它的信号输入端。
串行端接适用于如下场合：
1）可以不受终端负载阻抗的影响；
2）器件输出阻抗小于传输线特性阻抗；
3）一般在源同步信号中用得较多的是源端匹配，因为源同步信号线的信号流向相同，串扰主要为后向串扰，源端匹配就可以吸收后向的串扰。
4）信号通路上加接了
元件，增加了 RC 时间常数从而减缓了负载端信号的上升时间和下降时间,因而不适合用于高频信号通路（如高速时钟等）
并行端接
并行端接主要是在尽量靠近负载端的位置加上拉和 / 或下拉阻抗以实现终端的阻抗匹配，根据不同的应用环境，这种端接方式是简单地在负载端加入一下拉到信号地的电阻 R（R＝Z0）来实现匹配。采用此端接的条件是驱动端必须能够提 R=Z0 供输出高电平时的驱动电流以保证通过端接电阻的高电平电压满足门限电压要求。在输出为高电平状态时，这种并行端接
电路最大的缺点是消耗的电流过大，如果电源是 5v，驱动电流可能达到 50－100ma，这是普通驱动器无法达到的。一般器件很难可靠地支持这种端接电路。
戴维宁（Thevenin）端接
戴维宁（Thevenin）端接即分压器型端接，它采用上拉电阻 R1 和下拉电阻 R2 构成端接电阻，通过 R1 和 R2 吸收反射,此端接通常是为了获得最快的电路性能和驱动分布负载而采用的。
此端接方案降低了对源端器件驱动能力的要求，电阻 R1 和 R2 一直在从系统电源吸收电流，直流功耗较大。
并联端接的优点是信号沿全线无失真。在驱动多扇出时，负载可经分枝短线沿线分布，而不是像在串联端接中那样必须把负载集中在线的末端。
交流端接
R 要小于等于传输线阻抗 Z0，电容 C 必须大于 100pF，推荐使用 0.1uF 的多层陶瓷电容。电容有阻低频通高频的作用，因此电阻 R 不是驱动源的直流负载，故这种端接方式无任何直流功耗。并行 AC 端接是在波形匹配的基础上增加一个电容，它消耗更少的功率。引入的延时与 RC 有关。AC 终端匹配技术主要用于时钟电路。
二极管端接
优势
通常是自动的，许多器件都有输入保护二极管
劣势
二极管频率响应特性要求
拓扑结构
走线的拓扑结构是指一根网线的布线顺序及布线结构。在实际电路中常常会遇到单一驱动源驱动多个负载的情况，驱动源和负载构成了信号的拓扑。不同的拓扑分布对信号的影响是非常显著的。当使用高速逻辑器件时，除非走线分支长度保持很短，否则边沿快速变化的信号将被信号主干走线上的分支走线所扭曲。
通常情形下，
PCB 走线采用两种基本拓扑结构，即菊花链(Daisy Chain)布线和星形(Star)分布。
点对点拓扑
点对点驱动方式是指每个输出仅驱动一个负载，这是信号的理想驱动方式。系统中的各种信号（特别是高速信号和时钟信号）应尽可能采用点对点驱动方式。端接方式灵活，可以根据信号要求、单板布线情况，驱动器件等具体情况，使用源端匹配和终端匹配，信号传输质量可以得到保障。
菊花链
对于菊花链布线，布线从驱动端开始，依次到达各接收端。如果使用串联电阻来改变信号特性，串联电阻的位置应该紧靠驱动端。在控制走线的高次谐波干扰方面，菊花链走线效果最好。但这种走线方式布通率最低，不容易 100%布通。
实际设计中，菊花链布线中分支长度尽可能短，安全的长度值应该是：Stub Delay <= Trt *0.1.。这种拓扑结构占用的布线空间较小并可用单一电阻匹配终结。但是这种走线结构使得在不同的信号接收端信号的接收是不同步的。
星形拓扑
星形拓扑结构可以有效地避免时钟信号不同步问题，其缺点是每条分支上都需要终端电阻。终端电阻的阻值应和连线的特征阻抗相匹配。这可通过手工计算，也可通过 CAD 工具计算出特征阻抗值和终端匹配电阻值。
当系统的不同信号接收端信号的接收要求是同步时，星形拓扑是最合适的。
在一般情况下，都不可以完全消除反射，通过改变电阻阻值与端接方式，最终找到一个可以接受的方案。
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