网线是差分信号，FPGA有对应的IP核（SGMII）来处理。收发的处理过程属于加串/解串，即serdes信号处理。IP核处理完成后变成Verilog可以处理的信号0/1.
GTX/SRIO/AURORA/PCIE/SGMII/MIPI等，都属于serdes信号。信号加串后，其通信速率800Mbps~nGbps，它不能通过普通IO口处理，必须通过serdes专用引脚处理。你说的100MHz是它的参考时钟，内部有锁相环倍频。
serdes信号编码有多种格式，常见8b/10b（低速）~128b/130b（高速）。
网线是差分信号，FPGA有对应的IP核（SGMII）来处理。收发的处理过程属于加串/解串，即serdes信号处理。IP核处理完成后变成Verilog可以处理的信号0/1.
GTX/SRIO/AURORA/PCIE/SGMII/MIPI等，都属于serdes信号。信号加串后，其通信速率800Mbps~nGbps，它不能通过普通IO口处理，必须通过serdes专用引脚处理。你说的100MHz是它的参考时钟，内部有锁相环倍频。
serdes信号编码有多种格式，常见8b/10b（低速）~128b/130b（高速）。
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徐宏伟:
网线上传输的就是100Mbps的信号，网线上传输的是FPGA直接控制的差分信号。接收端通过阻抗匹配，在比较器输出端恢复出单端信号，需要对这个单端信号进行采样
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茆亚洲
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徐宏伟：
空间过采样 纯verilog构建CDR电路 频率125M的我做过
