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李晶

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[问答]

为什么文本文件形成之后是空的?

嗨,大家好..,
我正在尝试将BRAM单端口ram的输出作为文本文件使用此代码作为..,
模块主要(clka,wea,addra,douta,dina,dout1);
输入clka;输入wea;输入[11:0] addra; inout [7:0] dina,dout1;输出[7:0] douta;
subromfile r1(clka,addra,douta);
subramfile r2(clka,wea,addra,dina,dout1);
reg [7:0] ram [4096:0];
reg [11:0] addr_reg;
总是@(posedge clka)开始//写if(wea)ram [addra] addr_reg end assign dina = ram [addr_reg];
整数fd;
initialbeginfd = $的fopen( “outfile.txt”);重复(4096)开始$ fdisplay(FD,DINA);端$ FCLOSE(FD); endendmodule
它是合成但文本文件是空的,使用ise 13.4和ram作为写入第一模式
我不知道我在哪里做错了?

回帖(1)

李森

2019-11-11 14:54:46
$ fopen,$ display和$ fclose仅模拟Verilog函数。
你期望在综合系统中发生什么?
------您是否尝试在Google中输入问题?
如果没有,你应该在发布之前。太多结果?
尝试添加网站:www.xilinx.com
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