请问哪种Xylinx产品具有足够的BlockRAM性能？

乔治，
你的第一个问题是IO：进出数据。
14位，LVDS。
DDR（使用两个时钟边沿）意味着1.15 GHz时钟IO。
请查看数据表，第3节，时序和IO的功能。
然后问题（如你所注意的）是如何快速获取BRAM中的数据。
如果一个使用28位宽的字（在36数据模式下使用BRAM，或者甚至更宽），可以运行多个宽BRAM，一个在上升沿，一个在下降沿，交替，并安排
通过多路复用器到DDR IO DFF的上升沿和下降沿D输入（因为BRAM不能在1.13 GHz时钟，但多路复用器可以足够快地切换到DDR DFF D输入......）。
无论如何，我会非常仔细地检查高速DDR存储器设计，因为这将是类似的（就试图达到1.15 GHz时钟速率以获得2.3 Gb / s数据而言）。
它可能是不可能的：它是非常激进的。
高速进入或退出FPGA的关键是以更低的时钟速率进入非常宽的范围。
对于100 Gb网络，设计使用1024位宽并行数据包处理....这意味着100 MHz系统时钟。
这允许在一个时钟周期中有更多级别的逻辑，并且设计不太容易放置和路由（但是能够处理64到1024位的任何长度数据包非常诡计，所以有很多逻辑
！）。
Austin Lesea主要工程师Xilinx San Jose

我很惊讶I / O会成为主要问题。
输入不应该是因为一旦逻辑开始从BRAM输出值，除了时钟之外几乎没有输入到FPGA中。
无论如何，典型的BRAM访问时间是多少？
MAX5879 DAC具有四重多路复用输入端口，可使FPGA - > DAC接口以1/4的采样速率运行。
我仍然担心BRAM访问时间，即使我“宽”，因为添加到相位累加器的频率调谐字（FTW）可以是任何东西，这意味着虽然顺序，需要的14位样本
将被访问将在BRAM中相当丑陋的地址，例如：0,768,1536,2304,3072等...
这并不像访问0,1,2,3,4,5,6等那么容易......
用“BRAM广泛的话”不会在奇怪的FTW中失去优势吗？
乔治

乔治，
BRAM Fmax在数据表的第3部分中说明。
不，你不会因为走得太远而失去任何东西。
是的，在1.15 GHz的IO和接入它将是一个真正的挑战，因为从BRAM，通过多路复用器到DDR FF D输入的距离小于1000 ps。
在那1000 ps你不得不只有那里的数据，但它必须由多路复用器切换（BRAM将以一半的速度运行，或者对于双字运行约2ns，或者可能是4x，或者4ns为
四重复合词）。
Austin Lesea主要工程师Xilinx San Jose

HiAustin，
现在我和这个话题有同样的问题。
我想使用KC705和DAC ad9379制作2.5gsps采样率AWG。
但是用于发送的信号数据（超过一百万字）太大而无法使用BRAM。
所以我想将数据存储在DDR3（1 GB）中，然后将它们读出并发送到DAC。
DAC频率为2.5GHZ，DAC中的两个通道输入和DDR速率，两个通道的DAC输出数据速率为2500/2/2 = 625MHZ。
这意味着我必须有两个14位数据用于DDR3的输出，至少625MHZ速率。
现在系统使用MICROBLAZE控制和读取数据并发送到DAC部分我想制作一个定制的IP核。
现在从DDR3部分读取数据，我想使用DMA ip核心，但我之前没有使用过DMA ip核心。
它似乎只能从一个地址传输来自DDR3的大量数据，它能否每隔几个地址读取一个字数据？（因为DDS需要改变输出频率的步骤，并且要读取的数据是相关的
到了这一步。）
那么你认为DMA能够快速读取DDR3不同地址的数据吗？
你有什么建议吗？
非常感谢。
杰森。