原理图设计HDL实例化模板出现错误该怎么办？

嗨，
你应该检查你的项目目录是否包含一些SYM文件。
（dir * .sym或ls * .sym，取决于您的操作系统）
如果根本没有SYM文件，或者如果它们具有错误消息中列出的其他名称，则需要找出丢失文件的原因。
可能的原因：
1）您已在子目录中创建了IP核。
- 将sym文件复制到项目目录。
2）您的IP内核是一些HDL文件。
- 将这些文件添加到项目中，并使用Misc中的create schematic symbol命令。
“ISE流程”窗口中的“工具”部分。
_______________
关于您的另一个问题：实例化模板与比特流无关。
但是，如果您没有在某些顶层实例化模块，则无法实现设计，因此没有比特流。
有一个很好的综合 
Eilert
在原帖中查看解决方案

b，
也许你的原理图是不纯的？
似乎有错误：一切都是未定义的。
我要么学习如何输入原理图，要么更好地学习HDL（verilog或VHDL）并完全避免任何原理图。
对于设计FPGA器件的逻辑，原理图输入非常过时。
学习一些有用的技能：学习VHDL或verilog。
Austin Lesea主要工程师Xilinx San Jose

不纯？
你的意思是我也有VHDL模块吗？
我刚刚想到这个问题，但问题是我有一个截止日期，我不想在我的截止日期之前改变一切，太冒险了。
我有另一个问题。
如果我没有得到我的实例化模板，我仍然可以将比特流加载到fpga中吗？

嗨，
你应该检查你的项目目录是否包含一些SYM文件。
（dir * .sym或ls * .sym，取决于您的操作系统）
如果根本没有SYM文件，或者如果它们具有错误消息中列出的其他名称，则需要找出丢失文件的原因。
可能的原因：
1）您已在子目录中创建了IP核。
- 将sym文件复制到项目目录。
2）您的IP内核是一些HDL文件。
- 将这些文件添加到项目中，并使用Misc中的create schematic symbol命令。
“ISE流程”窗口中的“工具”部分。
_______________
关于您的另一个问题：实例化模板与比特流无关。
但是，如果您没有在某些顶层实例化模块，则无法实现设计，因此没有比特流。
有一个很好的综合 
Eilert