就在半导体大厂持续高呼摩尔定律(Moore’s Law)依然有效、适用时，其实背后有着不为人知的事实！理论上每18至24个月能在相同的单位面积内多挤入一倍的晶体管数，这意味着电路成本每18至24个月就可以减半，但这只是指裸晶(Die)的成本，并不表示整个芯片的成本都减半，然而也要最终成品的良率必须维持才能算数。
不能随摩尔定律而缩减的成本，包括晶圆制造更前端的掩膜(Mask)成本，以及晶圆制造更后端的封装(也称为：构装、包装)成本。
用低廉劳力来降低封装成本
先说明封装成本，每生产一颗芯片都需要一个芯片封装，理论上摩尔定律让芯片面积缩小，连带的封装上的面积用料也可以减少，所以封装成本也可以减少，但实际上不然，事实是：芯片一方面缩小面积，另一方面也让电路更加复杂，所需要的接脚数目增加，同时电路更缩密后其用电量相同，发热量也相同，但却只能用更小的面积来散热。
因此，封装无法随裸晶面积一同缩小，反而裸晶缩小后产生更多难题需面对！包括置入更多数目的接脚、更佳的散热性等，所以封装需要投入更多研发资源，另外封装用料成本也必然因此增加，从过去简单的树脂材质，到之后的陶瓷材质，以及更之后的BGA封装、覆晶封装、IC载板等，封装的技术与成本都在逐步提高。
不过，欧美半导体大厂既然在晶圆制造上因摩尔定律而获得了成本精省，也必须正视封装成本居高不下的新问题，为了保有产品价格优势，欧美业者积极将封测厂移至海外，特别是移至劳力成本低廉的地方，过去是移至南韩、***、泰国、马来西亚，但近年来则再度迁移，迁至中国内地、越南、东欧，透过低廉劳力让芯片封装成本降低。
掩膜成本成指数性上升
封装成本可以倚赖低价劳动力来降低，那么更前端的掩膜方面呢？很不幸的，掩膜无法如封装一样用低价劳力来压低成本，相反的，随着晶体管的更缩密化，工艺的更先进化，掩膜的开设成本却只会呈现指数性攀升，130nm(纳米，中国内地方面称为：纳米)工艺缩密成90nm后，晶圆上的电路成本可以缩减一半，但掩膜成本却是要增加数倍。
所幸掩膜的开设次数并不多，掩膜建立一次后，可随着日后芯片的大量量产而分摊最初建置掩膜的成本，当产量高到一定的规模数量后，掩膜成本就能均摊到机近于零，所以即便掩膜因工艺提升而增加成本，也不用过于在意。
但是，运用量产来均摊掩膜成本的作法已经愈来愈不可行，掩膜成本一次又一次地倍增，光是一组130nm的掩膜就已经破百万美元，但芯片的需求量、产量却无法呈现倍增需求，以致近年来开设新掩膜的件数愈来愈少，从上万件退到数千件。
或许如上的描述尚不足以让人感受到严酷性，但从***集成电路制造公司(TSMC)蔡力行在公众场合曾说过的一段话就更能深刻体会：一家无晶圆厂业者(Fabless)新设计的芯片，在第一次试制品(Prototype)完成后，若其特性表现不佳后将必须修改设计，修改后进行第二次的试制，如果第二次试制的表现结果依然不理想，其实就不用进行第三次试制了，因为该业者的竞争对手已经避开其失败经验，一次就推出成功的芯片，即便业者愿意进行第三次尝试，前两次的试制成本已经过高，这些成本都必须转嫁到第三次的芯片上，未来就算能量产，其芯片价格也难与其它业者竞争，与其如此不如不做。
很明显的，前两次试制都失败的话，掩膜成本就足以让无晶圆厂芯片业者吃不消，最后必然要退出该芯片产品市场，此后除了加码原有的其它产品芯片外，就只能重新尝试、摸索其它类型的芯片市场。由此可见，掩膜成本已成为极可怕的压力，完全无法用封测厂外移的低价劳力方式抒解。
就在半导体大厂持续高呼摩尔定律(Moore’s Law)依然有效、适用时，其实背后有着不为人知的事实！理论上每18至24个月能在相同的单位面积内多挤入一倍的晶体管数，这意味着电路成本每18至24个月就可以减半，但这只是指裸晶(Die)的成本，并不表示整个芯片的成本都减半，然而也要最终成品的良率必须维持才能算数。
不能随摩尔定律而缩减的成本，包括晶圆制造更前端的掩膜(Mask)成本，以及晶圆制造更后端的封装(也称为：构装、包装)成本。
用低廉劳力来降低封装成本
先说明封装成本，每生产一颗芯片都需要一个芯片封装，理论上摩尔定律让芯片面积缩小，连带的封装上的面积用料也可以减少，所以封装成本也可以减少，但实际上不然，事实是：芯片一方面缩小面积，另一方面也让电路更加复杂，所需要的接脚数目增加，同时电路更缩密后其用电量相同，发热量也相同，但却只能用更小的面积来散热。
因此，封装无法随裸晶面积一同缩小，反而裸晶缩小后产生更多难题需面对！包括置入更多数目的接脚、更佳的散热性等，所以封装需要投入更多研发资源，另外封装用料成本也必然因此增加，从过去简单的树脂材质，到之后的陶瓷材质，以及更之后的BGA封装、覆晶封装、IC载板等，封装的技术与成本都在逐步提高。
不过，欧美半导体大厂既然在晶圆制造上因摩尔定律而获得了成本精省，也必须正视封装成本居高不下的新问题，为了保有产品价格优势，欧美业者积极将封测厂移至海外，特别是移至劳力成本低廉的地方，过去是移至南韩、***、泰国、马来西亚，但近年来则再度迁移，迁至中国内地、越南、东欧，透过低廉劳力让芯片封装成本降低。
掩膜成本成指数性上升
封装成本可以倚赖低价劳动力来降低，那么更前端的掩膜方面呢？很不幸的，掩膜无法如封装一样用低价劳力来压低成本，相反的，随着晶体管的更缩密化，工艺的更先进化，掩膜的开设成本却只会呈现指数性攀升，130nm(纳米，中国内地方面称为：纳米)工艺缩密成90nm后，晶圆上的电路成本可以缩减一半，但掩膜成本却是要增加数倍。
所幸掩膜的开设次数并不多，掩膜建立一次后，可随着日后芯片的大量量产而分摊最初建置掩膜的成本，当产量高到一定的规模数量后，掩膜成本就能均摊到机近于零，所以即便掩膜因工艺提升而增加成本，也不用过于在意。
但是，运用量产来均摊掩膜成本的作法已经愈来愈不可行，掩膜成本一次又一次地倍增，光是一组130nm的掩膜就已经破百万美元，但芯片的需求量、产量却无法呈现倍增需求，以致近年来开设新掩膜的件数愈来愈少，从上万件退到数千件。
或许如上的描述尚不足以让人感受到严酷性，但从***集成电路制造公司(TSMC)蔡力行在公众场合曾说过的一段话就更能深刻体会：一家无晶圆厂业者(Fabless)新设计的芯片，在第一次试制品(Prototype)完成后，若其特性表现不佳后将必须修改设计，修改后进行第二次的试制，如果第二次试制的表现结果依然不理想，其实就不用进行第三次试制了，因为该业者的竞争对手已经避开其失败经验，一次就推出成功的芯片，即便业者愿意进行第三次尝试，前两次的试制成本已经过高，这些成本都必须转嫁到第三次的芯片上，未来就算能量产，其芯片价格也难与其它业者竞争，与其如此不如不做。
很明显的，前两次试制都失败的话，掩膜成本就足以让无晶圆厂芯片业者吃不消，最后必然要退出该芯片产品市场，此后除了加码原有的其它产品芯片外，就只能重新尝试、摸索其它类型的芯片市场。由此可见，掩膜成本已成为极可怕的压力，完全无法用封测厂外移的低价劳力方式抒解。
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