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周蓓

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什么是DigRF技术？

DigRF准备替换RF与基带半导体器件之间的两种主要形式的数据通信路径：模拟信令，以及针对具体设计的私有数字信令（并行或串行）。MIPI（移动业处理器接口）联盟正在致力于采用DigRF（数字射频）标准，用一种基于分组的公共数字串行接口代替各种类型的I/Q（同相位/正交相位）信令接口。一个MIPI联盟工作小组已开发了用于2.5G和3G手机标准的DigRF规范，预计其后版本会增加支持4G标准的数据流量。

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胡劝侨

2019-10-10 15:35:07
使用DigRF这种标准接口可以使设计者在元件选择时有更多的灵活性。例如，一名设计者可能准备从某家供应商采购一种高价的基带IC（可能是手机中最贵的芯片之一），而从其它供应商处购买RF、电源管理和其它器件。然而，DigRF技术在促成通用产品的极端灵活性时也带来了挑战，会影响到你的测试策略。

在RF接收测试期间，测试工程师的主要目标还与DigRF以前相同，即捕获I/Q信息，对获得的数据集执行定制的数字信号处理算法，并记录参数化结果，以确定设备是否合格。但与前代RFIC相比较，DigRF器件可能给生产测试增加大量开销。寻找尽可能减少这种开销的方式，就成为工程师在设计自动化生产测试系统时所面临的主要挑战。

理解接口

DigRF 3G定义了实现接口所需要的最小信号数；一个基本的手机配置只需要6根线（图1）。RxData/TxData信号在一个分组协议中传送I/Q数据以及控制与状态消息的数字表示。

图1. 基本的DigRF手机配置只需要6根线。

以DigRF信号传输的数据被封装在协议包或称帧内。每个帧都包括三部分：同步（sync），头（header），与有效载荷（payload）（图2）。每个包的开始都有相同的16 bit同步序列，数字接收电路用它对每个帧做实时选通相位的对准。

接下来的8个位是头，它定义有效载荷的作用与内容。头本身由三部分构成：3位表示有效载荷的大小，4位描述LCT（逻辑信道类型），1位表示CTS（清除发送）信号。

图 2. DigRF 3G数据帧开始于一个16 bit同步序列，后面是一个8 bit头和I、Q数据。

不同数据包的有效载荷部分有大小变化，从而产生不同级别的编码开销。LCT定义了有效载荷中包含的内容，以及可分类为控制数据或I/Q数据的内容。CTS允许在RF发射期间，由RF设备控制来自基带的数据流。

帧中余下的N位就包含了要传输的实际数据。例如，在DigRF 3G的非分集模式下，RxData帧将使用数据信道C和256 bit有效载荷，包含8 bit的交替I数据和Q数据。

DigRF 3G支持数字传输下的三种时序模式，具体取决于被传输RF信息的类型（表1）。DigRF标准还支持三种公共的输入基准时钟频率（19.0 MHz、26.0 MHz和38.4 MHz）；时钟通过SysClk信号送至基带。与速度模式无关，DigRF处理器会用一个本地的FIFO缓冲管理数据流，当传输帧时会产生一个无法预测的时序。
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陈芳

2019-10-10 15:35:10
生产测试的挑战

对采用DigRF协议器件作成功测试的关键是要找到一种方式，能在RF接收测试期间管控RxData包的不确定性状态。在对DigRF产品作RF接收测试期间，能观察到RxData信号合成状态的多级不确定性：

•相位时序；
•帧时序；
•帧类型；
•有效载荷中的数据。

312 Mbps的数据速率来自于一个1248 MHz主时钟（一般由PLL生成）的1/4分频器。在生产性测试系统中，考虑到影响RF前端的相位噪声性能的重要性，器件的时钟输入应由RF仪器提供。与普通数字子系统相比较，这个时钟源的起始相位通常是不可控的。DUT（待测设备）的输入时钟相位未定，PLL倍频器/分频器产生的相位也不确定，两者结合导致RxData输出时序无法预测，包括器件各上电循环之间，以及多地点并行测试配置中的不同器件之间的输出时序。

一种生产型测试仪应有这种能力，即在各次测试间对测试仪硬件和DUT作必要修改时，仍保持数字子系统的运行。它使测试仪能够维持相对于DUT输出的选通时序，避免在正式运行中的选通相位重调，节省了测试时间。


下一个重要的测试挑战是寻找一个能处理多级不确定性数据包传输性能的方式。如图3所示，在DUT的每个RF接收测试期间，测试仪都不知道每个包会在哪个测试循环中传输，包的类型会是什么，或者包的类型是否符合预期（例如，RFIC会生成一个主动的控制状态消息）。

图 3. 由于数据包的不确定性，在一款器件的每次RF接收测试期间，测试仪不知道每个包会在哪个测试循环中传输，包的类型是什么，或者包的类型是否符合预期。
　　
马上能看出，测试程序不能在数字测试模式中采用固定循环周期的选通隔离所需I/Q数据。同样，对同步或头的数字匹配回路不能以DigRF速度，足够快地通过ATE仪器的流水线，仪器也不能完成对头信息的实时识别和决策。

ATE策略的比较

传统生产测试系统有静态的选通时序以及简单的比较功能（例如H、L、X、M、V、存储），因此它们自身并不具备强大的校准能力，以应对DigRF器件需要的非确定性。不过，这类测试仪中的数字仪器有所需要的数字捕捉能力，一般用于ADC（模数转换器）输出数据或DUT寄存器读取操作。因此，你可以保留在这台仪器上的投资，并且采用一种批量捕捉和后处理技术（block-capture-and-post-processing）应对DigRF的RF接收测试挑战。

对于RF接收测试，一般CW（连续波）测试需要1kB至4kB的I/Q采样，而日益普遍的采用调制波形的系统级测试则使用16 kB至32 kB的I/Q采样。注意转换为实际的串行位：

1k I/Q = 1024 • [8 bits (I) + 8 bits (Q)] • 协议_开销 = 串行位数

为了解决实时情况下的非确定性行为，测试仪必须提供专为DigRF 3G DUT与数字捕捉之间编码的数字逻辑。其目标是在数据到达测试仪的DSP（数字信号处理器）前，减轻捕捉时所出现的所有时序与数据不确定性问题。

一种测试选择是在DIB（器件接口板）上设计一个FPGA（现场可编程门阵列）电路。这种方法可以用一片廉价器件提供定制逻辑，但也有三个麻烦：

•接口以及为电路提供支持信号将会非常复杂；
•在隔离与屏蔽能力有限情况下，在与这些敏感RF信号如此近的地方增加一个数字噪声发生器，存在着更多的风险；
•为每个器件负载板增加元件会使成本上升，延长测试开发时间。

作为另一种选择，可以采用一台提供嵌入实时功能的数字测试仪器，它可以在降低成本的同时简化DIB复杂性。这种方案的缺点是缺乏测试工程师所需要的灵活性，因为他们要测试一组通信协议。只针对DigRF的解决方案是不实用的。

采用这种选择时，当测试程序知道有RF接收数据时，就能在RxData总线上捕捉到大块数据；这个块必须放大到能可靠地捕捉足够的数据包，从而有足够数量的I/Q采样用于后处理算法。数据从数字仪器的捕捉内存送至DSP引擎，在那里由一个预处理算法执行一个三步处理：

•找到每个包的起始索引；
•分析每个包的头；
•顺序地对有效载荷中的I/Q采样进行去交错操作，并保存在新的独立数组中。

一旦数据完成预处理，就可以对所需的I/Q数据集执行用户定制的处理算法，或将数据集输出到其它ATE软件工具，测试EVM（误差矢量幅度）等特性。

这一方法的成功与否取决定于数据移动时间，以及所需处理步骤的效率。尽量减少总测试时间的关键是避免与主控PC的不必要交互，因为这种交互要求测试程序暂停DUT测试的执行。如果测试仪具有边做模式捕捉边移动数据的能力，则向DSP传输数据的整个时间都被隐蔽在后台，测试时间是零损失。

如果测试仪没有此项功能，则测试工程师就必须寻找能减少移动数据量的方法。一个选择是只捕捉失效数据，但这会在DSP中增加一个重构原始数据的新处理步骤；单单这个不必要的步骤就会增加数毫秒的关键测试时间。

一个完整的DigRF解决方案需要完全在后台执行预处理算法和I/Q处理。因此，第三种选择就需要测试仪架构能支持执行数字信号处理算法的专用处理器，一旦DUT信号捕捉完成，测试程序就能立即开始下一个测试的设置。另外，多址测试也需要这种后台处理的并行式高效率。

图4表示这三种选择对测试时间的可能影响。对第一种选择，缺乏后台处理而产生了一个串行的测试流，有最长的测试时间。第三种情况下，采用了实时处理，似乎最为理想，因为它用全后台处理，以最高效的方式解决了测试挑战。

图 4. 这里显示的三种测试选择的测试时间开销：(a) 串行执行流，(b) 批量捕捉与后处理方案，(c) 实时处理。

不过，批量捕捉和后处理方案也可以有低的测试时间开销，只要数据转移是在后台完成，并且高效地处理，没有被浪费的步骤，并有独立的多址并行处理器。有了适当的系统能力，八址程序的预处理器时间可以低至数毫秒，足以隐藏在一个典型RF测试时间中。

http://www.eefocus.com/article/09-07/9327019030715pwVG_3.html
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