你的电路应该达不到设计的目的
1、充电时:VCC_IN 大于Vbat 约0.6V;Q3 截至,Q4 Vb>Ve Q4一直为截至
2、充满电时:VCC_IN 依然大于Vbat 约0.6V(D3 的压降);Q3 截至,Q4 Vb>Ve Q4一直为截至
你的电路应该达不到设计的目的
1、充电时:VCC_IN 大于Vbat 约0.6V;Q3 截至,Q4 Vb>Ve Q4一直为截至
2、充满电时:VCC_IN 依然大于Vbat 约0.6V(D3 的压降);Q3 截至,Q4 Vb>Ve Q4一直为截至
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