亲爱的大家,
我们购买了评估套件AC701,因为我们对使用7系列FPGA和PCIe IF的可能性感兴趣。
我们的目标是在板上实现应用,并通过PCIe链路在主机PC上观察此应用的结果。这样我们将通过Artix 7的PCIe链路建立Ac701与主机Pc之间的通信。请使用
UG964中描述的套件提供的测试示例:我们使用Questasim跟踪模拟流程,因此我们成功编译了xilinx库并启动了“simulate_mti.bat”文件.Modelsim成功编译了项目目录文件,但在优化阶段之后,它
无法加载设计。
错误消息是:“加载设计时出错”。
你知道我们怎么能继续这个模拟吗?
Ug964(表2.6)说用户可以设置几个测试,只需用他想要的测试名称更改testname。
是不是有人知道“break_loop”测试是否可以作为例子用于通过PCIe链接与主机PC建立AC701的通信?
还有其他例子吗?
感谢所有提前
亲爱的大家,
我们购买了评估套件AC701,因为我们对使用7系列FPGA和PCIe IF的可能性感兴趣。
我们的目标是在板上实现应用,并通过PCIe链路在主机PC上观察此应用的结果。这样我们将通过Artix 7的PCIe链路建立Ac701与主机Pc之间的通信。请使用
UG964中描述的套件提供的测试示例:我们使用Questasim跟踪模拟流程,因此我们成功编译了xilinx库并启动了“simulate_mti.bat”文件.Modelsim成功编译了项目目录文件,但在优化阶段之后,它
无法加载设计。
错误消息是:“加载设计时出错”。
你知道我们怎么能继续这个模拟吗?
Ug964(表2.6)说用户可以设置几个测试,只需用他想要的测试名称更改testname。
是不是有人知道“break_loop”测试是否可以作为例子用于通过PCIe链接与主机PC建立AC701的通信?
还有其他例子吗?
感谢所有提前
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