请问cadence HDL创建元件时引脚间隔多大比较合适

画原理图时有器件的格点与原理图对不上，线很难连接（设置器件时引脚间隔比较小）；可如果设置引脚间隔格点比较多时，原理图占位过大，比较浪费空间，求问有没有合适的引脚间隔格点数~