赛灵思
直播中

王鹏

7年用户 1342经验值
私信 关注
[问答]

为什么DCM和综合报告显示“viu0_clk上升4.0X”?

嗨,
我正在使用Spartan 6和ISE。
关于时钟综合报告的一个问题。
在下面的报告中,它告诉我路径时钟是什么
源时钟:viu0_clk上升4.0XDestination时钟:viu0_clk上升4.0X
我认为这意味着时钟是viu0 x 4。
==================================================
=======================时序约束:Clock'viu0_clk'的默认周期分析时钟周期:36.271ns(频率:27.570MHz)路径总数/
destination ports:1649874/31495 --------------------------------------------
-----------------------------延迟:9.068ns(逻辑级别= 7)来源:rx_top_eth / jpg_engine / JPEG / DCTi /
DCLi / Index_buf_in_0(FF)目的地:rx_top_eth / jpg_engine / JPEG / DCTi / DORi / AdderOut_11(FF)源时钟:viu0_clk上升4.0X目标时钟:viu0_clk上升4.0X
数据路径:rx_top_eth / jpg_engine / JPEG / DCTi / DCLi / Index_buf_in_0至rx_top_eth / jpg_engine / JPEG / DCTi / DORi / AdderOut_11 Gate Net Cell:in-> out fanout延迟延迟逻辑名称(网络名称)-------
--------------------------------- ------------ FDS:C->
Q 1 0.447 0.579 rx_top_eth / jpg_engine / JPEG / DCTi / DCLi / Index_buf_in_0(rx_top_eth / jpg_engine / JPEG / DCTi / DCLi / Index_buf_in_0)BUF:I-> O 172 0.568 2.257 rx_top_eth / jpg_engine / JPEG / DCTi / DCLi / BUF_INDEX_0(rx_top_eth
/ jpg_engine / JPEG / DCTi / DMTIndex)LUT6:I3-> O 2 0.205 0.617 rx_top_eth / jpg_engine / JPEG / DCTi / DORi / Mmux_AdderInB9_SW0(N849)LUT4:I3-> O 2 0.205 0.981 rx_top_eth / jpg_engine / JPEG / DCTi / DORi
/ Mmux_AdderInB9(rx_top_eth / jpg_engine / JPEG / DCTi / DORi / AdderInB)LUT6:I0-> O 6 0.203 0.992 rx_top_eth / jpg_engine / JPEG / DCTi / DORi / AdderInA [15] _AdderInA [15] _OR_10638_o1(rx_top_eth / jpg_engine / JPEG /
DCTi / DORi / AdderInA [15] _AdderInA [15] _OR_10638_o)LUT6:I2-> O 2 0.203 0.617 rx_top_eth / jpg_engine / JPEG / DCTi / DORi / Mmux_Next_AdderOut314_SW1_SW0(N1576)LUT6:I5-> O 1 0.205 0.684 rx_top
_eth / jpg_engine / JPEG / DCTi / DORi / Mmux_Next_AdderOut314_SW1(N1423)LUT6:I4-> O 1 0.203 0.000 rx_top_eth / jpg_engine / JPEG / DCTi / DORi / Mmux_Next_AdderOut32(rx_top_eth / jpg_engine / JPEG / DCTi / DORi / Next_AdderOut)FDE:D
0.102 rx_top_eth / jpg_engine / JPEG / DCTi / DORi / AdderOut_11 --------------------------------------
- 总计9.068ns(逻辑2.341ns,路由6.727ns)(逻辑25.8%,路由74.2%)
我的问题是我使用的时钟是由来自外部源viu0_clk的DCM生成的。
DCM的参数是
DCM_SP#(。CLK_FEEDBACK(“2X”),. CLKDV_DIVIDE(2.0),. CLKFX_DIVIDE(1),. CLKFX_MULTIPLY(4),. CLKIN_DIVIDE_BY_2(“TRUE”),. CLKIN_PERIOD(13.464),. CLKOUT_PHASE_SHIFT(“NONE”)
,.DESKEW_ADJUST(“SOURCE_SYNCHRONOUS”),. PHASE_SHIFT(0),. STARTUP_WAIT(“FALSE”)
假设,路径的时钟是
viu0 x 1/2 x 4 = viu0 x 2
为什么报告显示“viu0_clk上升4.0X”?
谢谢。
彼得昌

回帖(4)

姚庭芳

2019-7-31 10:15:25
你好@ peterchang0708
分享DCM原语的完整实例化?
检查此路径的原理图,因为源时钟和目标时钟相同。
我建议在实施后检查这些时序路径。
谢谢,
维奈
--------------------------------------------------
------------------------------------------您是否尝试在Google中输入问题?

如果没有,你应该在发布之前。
此外,MARK这是一个答案,以防它有助于解决您的查询/问题。给予帮助您找到解决方案的帖子。
举报

张俊

2019-7-31 10:24:30
你好Vinay,
DCM如下。
DCM_SP#(。CLK_FEEDBACK(“2X”),. CLKDV_DIVIDE(2.0),. CLKFX_DIVIDE(1),. CLKFX_MULTIPLY(4),. CLKIN_DIVIDE_BY_2(“TRUE”),. CLKIN_PERIOD(13.464),. CLKOUT_PHASE_SHIFT(“NONE”)
,.DESKEW_ADJUST(“SOURCE_SYNCHRONOUS”),. PHASE_SHIFT(0),. STARTUP_WAIT(“FALSE”))DCM_148m5_inst(.CLKIN(clk_74m25_i),. CLKFB(d_clk_fb),. DSSEN(1'b0),. PSINCDEC(1')
b0),. PSEN(1'b0),. PSCLK(1'b0),. RST(〜rstn_i),. CLK0(clk_74m25),. CLK90(),. CLK180(),. CLK270(),. CLK2X(
d_clk_fb),. CLK2X180(),. CLKDV(),. CLKFX(clk_148m5),. CLKFX180(),. LOCKED(),. PSDONE(),. STATUS());
BUFG buf_jpg_clk_1(.I(clk_148m5),. O(clk_jpg_1_o));分配clk_jpg_2_o = clk_jpg_1_o;
BUFG buf_clk_74m25_1(.I(clk_74m25),. O(clk_74m25_1_o));分配clk_74m25_2_o = clk_74m25_1_o;
时钟是clk_74m25_1_o。
供你参考。
谢谢。
彼得
举报

贾佳斌

2019-7-31 10:39:23
检查路径是否由DCM的CLKFX输出计时。
ug382的表2-6提供了DCM输出的公式.http://www.xilinx.com/support/documentation/user_guides/ug382.pdf
--------------------------------------------------
----------------------------别忘了回复,给予kudo并接受为解决方案---------
--------------------------------------------------
-------------------
举报

张俊

2019-7-31 10:52:13
谢谢。
彼得昌
举报

更多回帖

发帖
×
20
完善资料,
赚取积分