这些最主要的模块包括串行器（也有叫串化器）、时钟数据恢复（CDR）、解串器以及均衡器等。这样的设备与源同步接口不同，因为接收机设备包含时钟和数据恢复（CDR）电路，其基于信号的跳变沿来动态地确定数据信号的最佳采样点。 换句话说，从数据中直接提取时钟信息，而不是依赖于单独的时钟。本篇我们主要来简单介绍前面三种必要的模块，均衡器会在后续的内容中介绍。
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解串器的功能正好和串行器的功能及步骤相反，那就是将串行的信号又重新转换成并行信号，又叫串并转换，下面是简单的逻辑图。
时钟数据恢复（CDR）顾名思义就是将数据流里面的数据和时钟在接收端恢复出来，说起来感觉很简单的样子，但实际上如下图所示时钟恢复过程无法产生一个共用时钟或者同数据一起发送的时钟。作为替代，由锁相环（PLL）合成出一个与输入串行信号的时钟频率一致的时钟，也即PLL能根据参考时钟和输入信号来产生锁定于输入信号的新时钟，所以PLL对于Serdes的接收也是至关重要的。
这就是我们的串行信号，呈现出来的确实是比较简单，无非就是几对差分线路，但内部的操作却非常复杂。虽然简化了PCB设计，但对芯片的设计挑战巨大，因为有更多的模块集成在芯片内部了，这个对于我们PCB这块来说是看不到的，相当于一个黑盒子，典型的少林寺扫地高僧，简直深藏不露啊。
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作者：周伟
