请问时钟信号有时钟和非时钟负载是什么意思？

你好，
当我尝试在Spartan-6上合成我的设计时，我得到了一个警告：
警告：Xst：2957  - 时钟信号bit_clk_IBUFG_BUFG上有时钟和非时钟负载。
这不是推荐的设计实践，可能会导致过度延迟，歪斜或不可路由的情况。
任何人都可以解释这个警告意味着什么以及如何解决这个问题？
谢谢。



以下为原文

Hello,

When I try to Synthesize my design on Spartan-6 I get a waring:

WARNING:Xst:2957 - There are clock and non-clock loads on clock signal bit_clk_IBUFG_BUFG. This is not a recommended design practice, that may cause excessive delay, skew or unroutable situations.

Can anybody explain what this warning means and how to fix this?

Thank you.