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QDR Virtex
读数据通路
基于 CQ 的数据采集机制可以实现以极高的时钟速率从存储器中采集读数据。此数据采集机制使用在每个 I/O 中都提供的 ISERDES 功能。输入时钟 (CQ) 和数据 (Q) 经延迟后与 ISERDES 模块中的系统时钟 (CLK0) 保持同步。
读数据通路包括两个阶段：读数据采集和读数据重新采集。两个阶段均在各个 Virtex-5 I/O 的内置 ISERDES 中实现。途经 BUFIO 的 CQ 信号将采集 ISERDES 模块内首组寄存器中的输入读数据 (Q)。第二组寄存器用来将 CQ 域中的数据传输至系统时钟域。
ISERDES 具有三种时钟输入：CLK、OCLK 和 CLKDIV。读数据 (Q) 在 CLK (CQ) 域经采集完成后，通过 OCLK 和 CLKDIV 传输至系统时钟（图8）：
CLK：布线通过 BUFIO 的读时钟 (CQ) 提供 CLK 时钟输入。
OCLK 和 CLKDIV：这些时钟负责对输入数据进行串并转换。由于数据以与接口速度相同的频率进行传输，系统时钟 (CLK_0) 提供针对 OCLK 和 CLKDIV 的输入。
在ISERDES 中采集到的数据可以被写入 Virtex-5 FPGA 中的内置 FIFO36 模块。
基于 CQ 的数据采集机制要求将读时钟（CQ 和 CQ）置于 clock-capable I/O (CCIO) 中，时钟从这些位置可以访问各组 (bank) 内可用的 BUFIO。
对于 x36 宽的 QDR II SRAM 接口，CQ_P 和 CQ_N 均用来采集读数据（第 11 页图9）。一个Virtex-5 器件中的每个组都包含 40 个 I/O，因此一个 x36 接口的读数据需要置于两个组中。
CQ_P 用来采集一个组中的首组字节，而 CQ_N 用来采集相邻组中剩余的数据字节。CQ_P 和CQ_N 均需置于相应组中 CCIO 的 P 侧。
延迟校准
延迟校准逻辑负责提供读数据 (Q) 和时钟 (CQ) 所需要的延迟，以便将采集到的数据与 FPGA时钟中心对齐。当来自 IDELAYCTRL 的 IDELAY_READY 信号设定为 High，且存储器初始化所需的时钟周期得到满足时，延迟校准状态机就会启动。校准过程包含单次写，随后向同一位置连续进行读，直到找到 Q 和 CQ 信号正好需要的延迟值。读校准开始后，校准状态机会执行以下步骤：
1. 增加 CQ 和 Q 上的 tap 延迟值。如果在某个 tap 值上初次获取了有效数据，则此 tap 值标志着数据有效窗口的开端。
2. 继续增加 CQ 和 Q 的 tap 延迟值，直到达到有效窗口的终端。
3. 将 CQ 置于此有效窗口的中央。降低 tap 值，直到 CQ 被固定于数据有效窗口的中央。
4. 对于 CQ 和 FPGA 时钟，数据总线 (Q) 将置于中央。重新设置 Q 的 tap 值，即可针对 CQ和系统时钟 (CLK0) 得出 Q 的有效窗口。对于 CQ 和 FPGA 时钟，数据信号 (Q) 将置于中央。
当所有 Q 信号围绕 CQ 固定后，延迟校准过程就结束了，并继之以读使能校准。
读使能逻辑对向存储器发送的读命令进行校准，为已采集到并写入读数据 FIFO 的数据生成写使能。校准逻辑使用 SRL16 构建而成，有助于确定读命令信号所需寄存器级数的数量，以生成正确的写使能信号。
板设计中的考虑因素
尽管 Virtex-5 系列产品提供了许多与 I/O 和时钟控制相关的高级功能，大大简化了存储器接口设计，但为了使接口可靠而高效，仍需注意基本的电路板设计标准。
需特别强调的是，读和写通路接口的源同步特性要求接口时钟、数据及控制信号具有相匹配的电路板布线长度。
例如，QDR II 器件输入信号（QDR_K、QDR_K_n、QDR_W_n、QDR_R_n、QDR_SA、QDR_BW_n 和 QDR_D）的布线长度必须完全匹配，以将控制、地址及数据线接至具备充足建立与保持余量的存储器器件。物理接口的实现可确保这些信号在离开 FPGA 器件输出时与QDR_K 和 QDR_K_n 时钟边沿中心对齐。电路板布线必须确保这种关联状态能持续到存储器器件输入。
同样，QDR II 器件输出信号（QDR_Q、QDR_CQ）必须具备完全匹配的布线长度，以使这些信号在 Virtex-5 器件的输入端实现边沿对齐。要实现直接时钟控制读数据采集方法，这一点非常关键。所有合理的板设计工具都可以在可接受的容错范围内轻松满足这些布线长度。
时序分析
本 Virtex-5 QDR II 参考设计利用该器件的独特 I/O 和时钟控制功能，可最大限度地提高性能与时序余量，同时大大降低对详细布局和管脚分配分析的需求。
本部分针对地址/ 控制通路、写数据通路及读（或采集）数据通路给出一个时序分析示例。
地址/ 控制通路
先前已讨论过，读/ 写地址总线、字节写使能信号和读/ 写控制选通脉冲都与USER_CLK270时钟保持同步。这可以确保，对于来自 USER_CLK0 的输入 QDR_K 和 QDR_K_n 时钟边沿，这些 SDR 信号具备对存储器器件的有充足的建立与保持余量。
表2 根据用一个 Virtex-5 器件实现的 300 MHz 4 字突发 QDR II 存储器器件接口，显示针对这些信号的一个时序分析示例。
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