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引用: wang222221 发表于 2019-1-16 11:25
这个设计挑战性很大啊。180MHz 的处理器做 1MSPS 采样率，每个采样你只有 180 个机器周期的响应时间，基本上如果要维持采样率 CPU 就不能介入；就算换成 H7 每个采样 216 个指令周期也还是够呛。由于 AD 芯片对 CS 的要求，想不要 CPU 介入都有点难。我的建议是尝试一下看看能不能一次性配置好然后只靠定时器产生触发事件， ...
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引用: zhouxk 发表于 2019-1-16 11:35
能用FPGA采的话，就非常简单了。
我FPGA直接采过4路SPI接口的18位AD，1M的AD。FPGA状态机采样及SPI传输，转换的数据存到4个寄存器，传输完成给个标志位。STM32并行读取FPGA输出寄存器。
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引用: wang222221 发表于 2019-1-16 11:49
我觉得这么做都恐怕会有点慢，还不如在 FPGA 里面做个 bus matrix，FPGA 一方面不断地维持 1MSPS 读采样，存到挂着的采样存储器里面，并且判断触发中断条件；另一方面允许处理器随时过来读数据。采样存储器用 FPGA 外挂 LPDDR3 或 GDDR5。 ...
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引用: youpukeji668 发表于 2019-1-16 11:55
如果不是为了记录数据，我觉的可以在FPGA上做一些前级的处理
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