AD9516-4使用pll没锁住

参考在status上的信号请用示波器观测，也可以尝试以下差分输入方式。最简单的检测方法，是否可以在Status引脚上看到High 或者LOW 当编程为VDD,  或者GND时。

signaltap中我的采样时钟是250M的，而ref2的参考时钟是100M的，所以用不用示波器问题不大，示波器我也用过了，结果一样。
参考时钟用差分输入的方式目前无法实现，因为pcb已经做成两路都是单端的方式了，1路外部可用信号发生器输入，1路使用板上晶振提供的时钟。
status引脚我编程成GND时为低，Vs时为高，是对的，但是编程成ref2 clk，就一直是低，所以我觉得应该是参考时钟没灌入的问题，但是也觉得奇怪，明明已经符合datasheet上对于单端参考时钟的要求了。

已解决，发现是被datasheet坑了。手册是rev.c版本，p33 pll reference inputs章节部分’both the differential and the single-ended inputs are self-biased'这句话是错的，只有差分模式是有内部偏置的，单端没有，得自己加，p34的图倒是对的，今天看了图才发现，建议ADI尽快修改手册描述。幸好可以模式选差分，输入单端弥补，不过就不清楚噪声要求能否达到了。