基于AD9361的SDR商用平台

最近自己设计了一套低成本的基于AD9361的SDR商用平台，调试难度和体积功耗等确实降低了很多。软硬件开源，算是为社区做贡献吧。详情如下文。

   AD9361作为ADI主打的RFIC，本人已经在其他文档中详述其市场地位、应用场景及前景，详见《AD9361助力无线通信》。AD9361的生态系统已经比较完备，FPGA和ARM采用Xilinx的Zynq，底层驱动也比较成熟，可作为验证系统性能的平台，但达到商用需求还不够。本平台最先考虑用于广电系统的数字ICS直放站，系统可支持4载波上下行，且成本相对较低，功耗较小，软硬件开源。

Radio部分除了AD9361自带的2T2R，还增加了两路射频反馈，通过开关切换到反馈接收通道，AD9230最大采样率达到250Msps，12bit位宽，用于功放功率检测、数字预失真（DPD）等功能，在不用的时候可以旁路。

ARM采用插槽的方式与FPGA相连，并通过GPMC相关协议与FPGA进行双向通信。因为ARM的处理能力越来越强，并且编程灵活、软硬件开源，在非实时应用场合已经能取代DSP，配合FPGA，也能搞定大部分实时应用场景。如果不需要主控单元，无显示需求，没有复杂的算法处理，也可以完全旁路arm板，以便降低功耗和成本。ARM板自带USB、HDMI、SPI 、I2C、LCD等接口，详细参见Beagle bone 的SRM。可喜是成本才300RMB左右。

AD9361的初始化可以通过两种方式来进行：ARM加载初始化文件；FPGA通过将初始化寄存器写入RAM中，在上电时自动初始化，两者的实现都比较容易。

   考虑到AD9361最大61.44M的接口速率，Altera的低成本大容量的EP4CGX150在速率、供货渠道、成本、容量方面都是较优的选择。同时自带8个2.5G的serdes，本板只用了其中2个SFP，带宽已经能满足和基带单元传输数据。FPGA的加载采用AS的方式，如果产品的量足够大，也可以稍微改动采用并行方式软件加载。

   时钟，采用AD9516对TCXO进行锁相。得益于AD9516的系列化产品，时钟频率分配自由度很高，基本可以得到想要的频率。考虑到某些系统需要精确时钟，通常采用GPS的1pps对压控晶振进行调频，本板也支持这种应用。

   Fig1描述了该系统的整个架构。

   Fig2可以看到相关硬件。

   本系统的调试工作是较为简单的，所有驱动开源，ARM的软硬件也是全部开源。需要客户将更多的精力放在时钟方案选择、射频滤波器等相对定制化的地方。下表简要描述了该系统的相关参数。

FPGA	Altera EP4CGX150DF27I7N
DDR	FPGA外挂DDR2 1G bit
光口	2个2.5G SFP
反馈通道	实中频架构、AD9230 最大250Msps，频率自由配置
LNA PA Driver	Avago MGA633P8 or MGA634P8 or MGA635P8。
射频接口	2T2R + 2路反馈 = 6 个SMA
电源	12V/1A直流供电
尺寸	170*120mm